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| 講演抄録／キーワード | ||
| 講演名 | 2016-06-17 15:10 マルチソースバッファを用いた積層チップのクロック分配方法 ○新岡七奈子・今井 雅・古見 薫・黒川 敦（弘前大）  CAS2016-31 VLD2016-37 SIP2016-65 MSS2016-31 |
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| 抄録 | （和） | 本報告では，マルチソースバッファを用いたクロック分配網（MSB CDN）により，積層チップ間のクロックスキューを抑制する方法を提示する．クロック信号を必要とする複数のチップへ信号を送る際に，それぞれのチップにほぼ同時に信号が到着するように，クロックソースを配置するメインチップから各チップ用のソースバッファを調整することによって実現する．この方法の最大の特長は，各チップが同じ仕様のレシーバでクロックを受けることで，現在二次元集積回路で主流なバッファ付きクロックツリー合成（CTS）を三次元集積回路の各チップまでの到着時間差を考慮せずに，各チップ単体でCTSを行うことができることである．回路シミュレーションにより，その有効性を示す． |
| （英） | In this report, we present a method to reduce clock skew among stacked chips by a clock distribution network with multiple source buffers (MSB CDN). The propagation delays to all chips that need a clock signal are tuned only in the chip with a clock source. The adjustment is done in accordance with the size and number of buffers. Receivers in the same conditions are placed on each chip. The output signals of the receivers are subjected to waveform shaping. In this way, the delays and slews are unified. The proposed method has the advantage that all the chips except for the chip with a clock source can be designed by using a conventional method such as buffered clock tree synthesis (CTS). The experimental results demonstrate that the proposed method can reduce clock skew. | |
| キーワード | （和） | クロック分配網 / 三次元集積回路 / クロックスキュー / 貫通シリコンビア / / / / |
| （英） | Clock Distribution Network (CDN) / 3D IC / Clock Skew / Through Silicon Vias (TSVs) / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 94, VLD2016-37, pp. 167-172, 2016年6月. | |
| 資料番号 | VLD2016-37 | |
| 発行日 | 2016-06-09 (CAS, VLD, SIP, MSS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2016-31 VLD2016-37 SIP2016-65 MSS2016-31 |
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| 研究会情報 | |
| 研究会 | VLD CAS MSS SIP |
| 開催期間 | 2016-06-16 - 2016-06-17 |
| 開催地（和） | 弘前市立観光館 |
| 開催地（英） | Hirosaki Shiritsu Kanko-kan |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | System, signal processing and related topics |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-06-VLD-CAS-MSS-SIP |
| 本文の言語 | 日本語 |
| タイトル（和） | マルチソースバッファを用いた積層チップのクロック分配方法 |
| サブタイトル（和） | |
| タイトル（英） | Clock Distribution Network with Multiple Source Buffers for Stacked Chips |
| サブタイトル（英） | |
| キーワード(1)（和/英） | クロック分配網 / Clock Distribution Network (CDN) |
| キーワード(2)（和/英） | 三次元集積回路 / 3D IC |
| キーワード(3)（和/英） | クロックスキュー / Clock Skew |
| キーワード(4)（和/英） | 貫通シリコンビア / Through Silicon Vias (TSVs) |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 新岡 七奈子 / Nanako Niioka / ニイオカ ナナコ |
| 第1著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 今井 雅 / Masashi Imai / イマイ マサシ |
| 第2著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 古見 薫 / Kaoru Furumi / フルミ カオル |
| 第3著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 黒川 敦 / Atsushi Kurokawa / クロカワ アツシ |
| 第4著者 所属（和/英） | 弘前大学 (略称： 弘前大) Hirosaki University (略称： Hirosaki Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-06-17 15:10:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2016-31, VLD2016-37, SIP2016-65, MSS2016-31 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.93(CAS), no.94(VLD), no.95(SIP), no.96(MSS) |
| ページ範囲 | pp.167-172 |
| ページ数 | 6 |
| 発行日 | 2016-06-09 (CAS, VLD, SIP, MSS) |
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