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| 講演抄録／キーワード | ||
| 講演名 | 2015-12-02 17:35 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法 ○藤原晃一・川村一志・柳澤政生・戸川 望（早大）  VLD2015-54 DC2015-50 |
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| 抄録 | （和） | FPGAでは近年プロセスの微細化が進み，配線遅延とクロックスキューが回路の動作周波数を著しく悪くする恐れがある． 従って，近年注目されているFPGA向けフロアプラン指向高位合成では高位合成段階で配線遅延とクロックスキューを考慮することが小遅延な回路を設計するために重要である． 本稿では，FPGAの配線遅延とクロックスキューを考慮しクリティカルパスを最適化するフロアプラン指向高位合成手法を提案する． 提案手法は，レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを用いて，高位合成段階でモジュールの配置を行う． フロアプラン情報より高位合成段階でFPGAでのモジュール間の配線遅延とクロックスキューを見積もる． さらに，これらを含めて各パスの遅延を見積もり，クリティカルパスを特定する． データパスを形成するスケジューリング/FUバインディングとモジュール配置を決定するフロアプランにおいてクリティカルパスの最適化を図りレイテンシーの向上を目指す． 提案手法は，従来手法に比べてレイテンシーを最大24%削減した． |
| （英） | With recent process scaling in FPGAs, interconnection delays and clock skews have a large impact on the latency of a circuit and then may degrade operation frequency. We must consider interconnection delays and clock skews in floorplan-aware FPGA-HLS flow to design circuits having small latency. In this paper, we propose a floorplan-aware high-level synthesis algorithm for FPGA designs optimizing operation frequency of a circuit by improving interconnection delays and clock skews on the critical-path. Our target architecture is HDR, one of distributed-register architectures, and then we can consider module floorplan easily. Based on it, we estimate the delay of each signal path including interconnection delays and clock-skews, and identify the critical-path. To optimize them, we propose a novel scheduling/FU binding method and a novel floorplanning method. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 24% compared with conventional approaches. |
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| キーワード | （和） | 高位合成 / FPGA / クロックスキュー / 配線遅延 / フロアプラン / / / |
| （英） | high-level synthesis (HLS) / FPGA / clock skew / interconnection delay / floorplan / / / | |
| 文献情報 | 信学技報, vol. 115, no. 338, VLD2015-54, pp. 99-104, 2015年12月. | |
| 資料番号 | VLD2015-54 | |
| 発行日 | 2015-11-24 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2015-54 DC2015-50 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2015-12-01 - 2015-12-03 |
| 開催地（和） | 長崎県勤労福祉会館 |
| 開催地（英） | Nagasaki Kinro Fukushi Kaikan |
| テーマ（和） | デザインガイア2015 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2015 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay and Clock Skew in FPGA Designs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | クロックスキュー / clock skew |
| キーワード(4)（和/英） | 配線遅延 / interconnection delay |
| キーワード(5)（和/英） | フロアプラン / floorplan |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤原 晃一 / Koichi Fujiwara / フジワラ コウイチ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 川村 一志 / kazushi Kawamura / カワムラ カズシ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2015-12-02 17:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2015-54, DC2015-50 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.338(VLD), no.339(DC) |
| ページ範囲 | pp.99-104 |
| ページ数 | 6 |
| 発行日 | 2015-11-24 (VLD, DC) |
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