| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2015-03-03 15:50 ［記念講演］ニアスレッショルド回路設計のための基本定理 塩見 準・○石原 亨・小野寺秀俊（京大）  VLD2014-172 |
|
| 抄録 | （和） | ニアスレッショルド電圧動作はマイクロプロセッサのエネルギー効率を劇的に改善する有効な手法である． 本稿では経路遅延が対数正規分布に従うと近似したアーキテクチャレベルの統計的静的遅延解析モデルの提示を行う． まず，高い性能，高いエネルギー効率を実現するアーキテクチャ設計の 指針になる重要な定理を述べる． 次に，商用28-nmプロセステクノロジモデルを用いてモンテカルロシミュレーションを行い，提示した定理がニアスレッショルド電圧で動作する現実的な論理回路において成立することを示す． |
| （英） | Near-threshold computing has emerged as a promising solution for drastically improving the energy efficiency of microprocessors. This paper shows architectural-level statistical static timing analysis (SSTA) models for the near-threshold voltage computing where the path delay distribution is approximated as a lognormal distribution. First, we show several important theorems that help consider architectural design strategies for high performance and energy efficient near-threshold computing. After that, we show the numerical experiments with Monte Carlo simulations using a commercial 28-nm process technology model and demonstrate that the properties presented in the theorems hold for the practical near-threshold logic circuits. |
|
| キーワード | （和） | ニアスレッショルド電圧 / 統計的静的遅延解析 / / / / / / |
| （英） | Near-threshold computing / Statistical static timing analysis (SSTA) / / / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 476, VLD2014-172, pp. 109-114, 2015年3月. | |
| 資料番号 | VLD2014-172 | |
| 発行日 | 2015-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-172 |
|
| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2015-03-02 - 2015-03-04 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ニアスレッショルド回路設計のための基本定理 |
| サブタイトル（和） | |
| タイトル（英） | Microarchitectural-Level Statistical Timing Models for Near-Threshold Circuit Design |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ニアスレッショルド電圧 / Near-threshold computing |
| キーワード(2)（和/英） | 統計的静的遅延解析 / Statistical static timing analysis (SSTA) |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 塩見 準 / Jun Shiomi / シオミ ジュン |
| 第1著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石原 亨 / Tohru Ishihara / イシハラ トオル |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 小野寺 秀俊 / Hidetoshi Onodera / オノデラ ヒデトシ |
| 第3著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | / / |
| 第4著者 所属（和/英） | (略称： ) (略称： ) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 第7著者 氏名（和/英/ヨミ） | / / |
| 第7著者 所属（和/英） | (略称： ) (略称： ) |
| 第8著者 氏名（和/英/ヨミ） | / / |
| 第8著者 所属（和/英） | (略称： ) (略称： ) |
| 第9著者 氏名（和/英/ヨミ） | / / |
| 第9著者 所属（和/英） | (略称： ) (略称： ) |
| 第10著者 氏名（和/英/ヨミ） | / / |
| 第10著者 所属（和/英） | (略称： ) (略称： ) |
| 第11著者 氏名（和/英/ヨミ） | / / |
| 第11著者 所属（和/英） | (略称： ) (略称： ) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
| 第13著者 所属（和/英） | (略称： ) (略称： ) |
| 第14著者 氏名（和/英/ヨミ） | / / |
| 第14著者 所属（和/英） | (略称： ) (略称： ) |
| 第15著者 氏名（和/英/ヨミ） | / / |
| 第15著者 所属（和/英） | (略称： ) (略称： ) |
| 第16著者 氏名（和/英/ヨミ） | / / |
| 第16著者 所属（和/英） | (略称： ) (略称： ) |
| 第17著者 氏名（和/英/ヨミ） | / / |
| 第17著者 所属（和/英） | (略称： ) (略称： ) |
| 第18著者 氏名（和/英/ヨミ） | / / |
| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第2著者 |
| 発表日時 | 2015-03-03 15:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-172 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.476 |
| ページ範囲 | pp.109-114 |
| ページ数 | 6 |
| 発行日 | 2015-02-23 (VLD) |
[研究会発表申込システムのトップページに戻る]