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| 講演抄録／キーワード | ||
| 講演名 | 2015-03-03 09:40 プロセスばらつきとBTIの相関を考慮したタイミングマージン削減手法の検討 ○籔内美智太郎・小林和淑（京都工繊大）  VLD2014-163 |
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| 抄録 | （和） | プロセスばらつきとBTI (Bias Temperature Instability)の相関を考慮すること で回路設計におけるタイミングマー ジンを信頼性を損なうことなく削減する手法について回路シミュレーションによ る検討を行う．集積回路の微細化に伴いプロセスばらつきやBTIといった信頼性 問題の影響が大きくなっており，設計者は回路設計においてそれらを考慮するこ とが不可欠である．集積回路の用途の拡大によって信頼性や性能への要求が高まっ ており，効率的な回路設計技術が必要とされる．プロセスばらつきによって初期 閾値電圧が低くなったMOSFETにおいては，BTIによる劣化が他の場合より小さく なる傾向の相関がある．これを利用して回路設計におけるタイミングマージンを 削減する手法を提案し，その有効性を回路シミュレーションを用いて検討する． 本手法により回路設計におけるタイミングマージンを10%削減出来ることが確認 された． |
| （英） | We analyze the efficiency of the design methodology by using circuit simulations. The design methodology which considers the correlation between process variations and BTI (Bias Temperature Instability)-induced degradations reduces timing margins of circuits without threatening their reliability. Because the reliability issues become significant problems in the heavily scaled process, circuit designers should consider them. The reliable design methodology for high performance circuits is required. There is the correlation between process variations and BTI-induced degradations. The degradation rates of MOSFETs which have low initial threshold voltages are lower than the other variation conditions. We propose the design methodology which considering the correlation and analyze its efficiency for circuit designs. We confirm the timing margins are reduced by 10% with our methodology. |
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| キーワード | （和） | BTI / プロセスばらつき / 信頼性 / 経年劣化予測 / / / / |
| （英） | BTI / process variation / reliability / degradation prediction / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 476, VLD2014-163, pp. 61-66, 2015年3月. | |
| 資料番号 | VLD2014-163 | |
| 発行日 | 2015-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-163 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2015-03-02 - 2015-03-04 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | プロセスばらつきとBTIの相関を考慮したタイミングマージン削減手法の検討 |
| サブタイトル（和） | |
| タイトル（英） | Methodology for Reduction of Timing Margin by Considering Correlation between Process Variation and BTI |
| サブタイトル（英） | |
| キーワード(1)（和/英） | BTI / BTI |
| キーワード(2)（和/英） | プロセスばらつき / process variation |
| キーワード(3)（和/英） | 信頼性 / reliability |
| キーワード(4)（和/英） | 経年劣化予測 / degradation prediction |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 籔内 美智太郎 / Michitarou Yabuuchi / ヤブウチ ミチタロウ |
| 第1著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： Kyoto Inst. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 小林 和淑 / Kazutoshi Kobayashi / コバヤシ カズトシ |
| 第2著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： Kyoto Inst. of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2015-03-03 09:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-163 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.476 |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2015-02-23 (VLD) |
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