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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-28 14:45 FPGAにおけるオンチップ遅延測定について ○安部賢太朗・三宅庸資・梶原誠司・佐藤康夫（九工大）  VLD2014-109 DC2014-63 |
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| 抄録 | （和） | 本論文では，FPGAに実装された論理回路を対象としたオンチップ遅延測定について述べる．半導体技術の進歩により，微細化，高速化が進む反面，出荷後の劣化現象に起因する遅延値の増加による故障が問題となっている．FPGAはASIC等のLSIと比べて，論理を構成する際により多くのトランジスタが使用される．そのため，FPGAを長期間使用し続けると，トランジスタの経年劣化により回路が誤動作する可能性は通常のLSI以上であると考えられる．そこで，劣化による故障に対応するため，FPGA搭載論理の回路遅延を自己測定する際に必要なテストタイミングをPLLの位相シフト機能を利用して可変にする手法が提案されている．本研究では，FPGAに可変テストタイミング生成回路を搭載し，遅延測定回路をチップ上に構築することにより，チップ上でテストタイミングを変えた際の回路の遅延マージン測定法について述べる． |
| （英） | This paper describes an on-chip delay measurement method that targets a logic circuit on an FPGA. While advances in semiconductor technology bring miniaturization and performance improvement of the circuit, failures due to the delay degradation by aging after shipment have become a crucial problem. When a logic circuit is configured on an FPGA, the number of transistors to be used for the circuit increases compared to cases of LSIs such as ASICs. Therefore, if the FPGA is used for a long time, the circuit will not operate correctly due to the aging of the transistors, and such a concern for the FPGA will be more serious than that of LSI. To conquer this problem, a method of measuring a circuit delay with variable test timing generated by a PLL’s phase shift function has been proposed. In this work, the variable test timing generator is implemented on the FPGA, and an on-chip delay measurement is performed. Then, we describe a method to measure the delay margin of the circuit varying the test-timing. | |
| キーワード | （和） | FPGA / 自己テスト / 遅延測定 / 可変テストタイミング / / / / |
| （英） | FPGA / Built-In Self-Test / delay measurement / variable test-timing / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 329, DC2014-63, pp. 245-250, 2014年11月. | |
| 資料番号 | DC2014-63 | |
| 発行日 | 2014-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-109 DC2014-63 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAにおけるオンチップ遅延測定について |
| サブタイトル（和） | |
| タイトル（英） | On-chip delay measurement for FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 自己テスト / Built-In Self-Test |
| キーワード(3)（和/英） | 遅延測定 / delay measurement |
| キーワード(4)（和/英） | 可変テストタイミング / variable test-timing |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 安部 賢太朗 / Kentaro Abe / アベ ケンタロウ |
| 第1著者 所属（和/英） | 九州工業大学 (略称： 九工大) Kyushu Institute of Technology (略称： KIT) |
| 第2著者 氏名（和/英/ヨミ） | 三宅 庸資 / Yousuke Miyake / ミヤケ ヨウスケ |
| 第2著者 所属（和/英） | 九州工業大学 (略称： 九工大) Kyushu Institute of Technology (略称： KIT) |
| 第3著者 氏名（和/英/ヨミ） | 梶原 誠司 / Seiji Kajihara / カジハラ セイジ |
| 第3著者 所属（和/英） | 九州工業大学 (略称： 九工大) Kyushu Institute of Technology (略称： KIT) |
| 第4著者 氏名（和/英/ヨミ） | 佐藤 康夫 / Yasuo Sato / サトウ ヤスオ |
| 第4著者 所属（和/英） | 九州工業大学 (略称： 九工大) Kyushu Institute of Technology (略称： KIT) |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-11-28 14:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2014-109, DC2014-63 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.328(VLD), no.329(DC) |
| ページ範囲 | pp.245-250 |
| ページ数 | 6 |
| 発行日 | 2014-11-19 (VLD, DC) |
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