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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-28 09:40 トランスペアレントラッチを用いたNoC向け分散ルータアーキテクチャ ○安戸僚汰・松谷宏紀（慶大）・鯉渕道紘（NII）・天野英晴・中村維男（慶大）  CPSY2014-80 |
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| 抄録 | （和） | CMOS技術における微細化によって，電力・遅延の両面でNoCの影響が大きくなっていくが，特にリンクが占める配線遅延・電力消費が今後問題となる。この問題を解決するために，ルータを複数のモジュールに分割してリンク上に分散配置することにより，配線遅延の影響を抑えるというアイデアが提唱されている。本稿では実際に分散ルータを設計し配置配線を行うことにより，分散ルータ・アーキテクチャの効果を検証する。また，このアーキテクチャでは，各モジュールにそれぞれバッファを用いる必要があり，その面積やバッファリングに要する遅延・電力消費が問題となるため，本報告ではトランスペアレントラッチを使って，データを記憶しながら通過させる方法を提案する。結果として，ST28nmプロセスでは配線の短い2次元メッシュトポロジにおいても性能を改善でき，さらに面積を抑えることが可能となった。 |
| （英） | Technology scaling creates NoC bottlenecks in both energy and delay, so especially wire delays and the power consumption caused by links are ulterior problems.In order to solve these, the idea of minimizing the impact of wire delays by segmenting the function of a router into several modules and interspersing them with a link is presented.In this paper, we implement the idea to look at the impact of a distributed router architecture.Furthermore, we propose using transparent latches for input buffers of the distributed router.This is because the distributed router requires bufferings in each segment and consequently the power and area cost increase.As a result, the proposed router outperforms the conventional non-distributed router with the reduced area. |
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| キーワード | （和） | NoC / ルータアーキテクチャ / 分散ルータ / 配線遅延 / / / / |
| （英） | Network-on-Chips / router architecture / distributed router / wire delay / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 330, CPSY2014-80, pp. 45-50, 2014年11月. | |
| 資料番号 | CPSY2014-80 | |
| 発行日 | 2014-11-19 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2014-80 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | トランスペアレントラッチを用いたNoC向け分散ルータアーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | A Distributed Router Architecture using transparent latches for Networks-on-Chip |
| サブタイトル（英） | |
| キーワード(1)（和/英） | NoC / Network-on-Chips |
| キーワード(2)（和/英） | ルータアーキテクチャ / router architecture |
| キーワード(3)（和/英） | 分散ルータ / distributed router |
| キーワード(4)（和/英） | 配線遅延 / wire delay |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 安戸 僚汰 / Ryota Yasudo / ヤスド リョウタ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 松谷 宏紀 / Hiroki Matsutani / マツタニ ヒロキ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 鯉渕 道紘 / Michihiro Koibuchi / コイブチ ミチヒロ |
| 第3著者 所属（和/英） | 国立情報学研究所 (略称： NII) National Institute of Informatics (略称： NII) |
| 第4著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 中村 維男 / Tadao Nakamura / ナカムラ タダオ |
| 第5著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-11-28 09:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2014-80 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.330 |
| ページ範囲 | pp.45-50 |
| ページ数 | 6 |
| 発行日 | 2014-11-19 (CPSY) |
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