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| 講演抄録／キーワード | ||
| 講演名 | 2014-03-05 16:10 マルチドメインクロックスキュースケジューリングを用いたFPGAへの一般同期回路の実装 ○増井達哉・小平行秀（会津大）  VLD2013-167 |
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| 抄録 | （和） | 現在，様々な分野でASICでの回路実装に代わり，FPGAへの回路実装が用いられている．しかし，一般的には，FPGAに実装された回路の動作はASICで実装された回路より遅い．そこで本稿では，クロック信号を各レジスタに同時に分配することを前提としない一般同期方式に着目し，Xilinx社のFPGAに搭載されている複数のクロック管理機能を用いてマルチクロックドメインを実現し，各レジスタにクロック信号を適切なタイミングで供給することで回路を高速化する．市販のEDAツールを用いて一般同期方式を用いた回路をFPGAに実装するためのフローを提案し，それによって得られた回路が高速に動作することを確認する． |
| （英） | Recently, instead of implementation into ASIC, implementation into FPGA is used in many fields. However, in general, circuits implemented into FPGA are slower than those into ASIC. In this thesis, we focus on general-synchronous framework in which a clock signal is not provided to each register simultaneously. We realize the multi-domain clock by using the clock management function mounted on FPGA produced by Xilinx and design circuits in general-synchronous framework by providing a clock signal to each register at the appropriate time. We propose a design flow to implement circuits in general-synchronous framework into FPGA and confirm that the circuits obtained by the design flow are faster than those in complete-synchronous framework. | |
| キーワード | （和） | 一般同期回路 / クロックスケジューリング / FPGA / DCM / / / / |
| （英） | General-synchronous circuit / clock scheduling / FPGA / DCM / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 454, VLD2013-167, pp. 183-188, 2014年3月. | |
| 資料番号 | VLD2013-167 | |
| 発行日 | 2014-02-24 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-167 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2014-03-03 - 2014-03-05 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2014-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | マルチドメインクロックスキュースケジューリングを用いたFPGAへの一般同期回路の実装 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of General-Synchronous Circuits into FPGA using Multi-Domain Clock Skew Scheduling |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 一般同期回路 / General-synchronous circuit |
| キーワード(2)（和/英） | クロックスケジューリング / clock scheduling |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | DCM / DCM |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 増井 達哉 / Tatsuya Masui / マスイ タツヤ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 第2著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-03-05 16:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-167 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.454 |
| ページ範囲 | pp.183-188 |
| ページ数 | 6 |
| 発行日 | 2014-02-24 (VLD) |
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