講演抄録/キーワード |
講演名 |
2014-01-28 15:00
[ポスター講演]オフセット自動補償型コンパレータにおける時間ドメインオフセット検出技術 ○岡澤貴之・秋田一平・石田 誠(豊橋技科大) ICD2013-102 エレソ技報アーカイブへのリンク:ICD2013-102 |
抄録 |
(和) |
参照電圧とサンプリング電圧を比較するコンパレータのオフセット電圧を低減することは,高精度A/D変換器を実現する上での重要な設計課題である.オフセット電圧の低減には一般的にプリアンプが用いられるが,回路面積増大や,バイアス電流による消費電力増加が懸念される.本研究では微細プロセスと親和性の高い,デジタルキャリブレーション技術を適用する.しかし,非線形回路であるダイナミックコンパレータのオフセットを電圧ドメインで検出することは不可能である.そのため本研究では,コンパレータのMeta-stableを用いた時間ドメインによるオフセット検出技術を提案する.Meta-stableの時間変化は非常に小さいため,Time AmplificationおよびTDC(Time to Digital Converter)を用いて高分解能計測を実現した.
提案コンパレータは,0.18$rm mu m$ CMOSプロセスにて試作を行い,本方式によるオフセット電圧検出およびオフセット電圧低減を確認した. |
(英) |
A low-offset dynamic latched comparator is required in precision ADCs.
A pre-amplifier is usually used in front of dynamic stage in a comparator to reduce offset voltage.
However, such a pre-amplifier requires a large chip area and static current.
A digitally offset calibration technique is proposed for the proposed a dynamic comparator.
An offset voltage detection is impossible in voltage domain because a dynamic latched comparator is non-linear circuit.
In this study, the time domain offset detection using a meta-stability is proposed.
The proposed method requires nano-seconds order time resolution. Therefore, a time amplification and a TDC(Time to Digital Converter) are used to realize an offset voltage detector.
Measurement results of the proposed comparator fabricated in a standard 0.18-$rm mu m$ CMOS technology show the effectiveness of the proposed method. |
キーワード |
(和) |
コンパレータ / オフセット / キャリブレーション / TDC / / / / |
(英) |
Comparator / Offset-voltage / Calibration / TDC / / / / |
文献情報 |
信学技報, vol. 113, no. 419, ICD2013-102, pp. 9-9, 2014年1月. |
資料番号 |
ICD2013-102 |
発行日 |
2014-01-21 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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