講演抄録/キーワード |
講演名 |
2013-12-13 13:00
FPGA向けアプリケーション依存テストのための効率的なスキャンBISTアーキテクチャ ○伊藤渓太・米田友和・大和勇太・畠山一実・井上美智子(奈良先端大) DC2013-68 |
抄録 |
(和) |
本論文では,FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する.
提案アーキテクチャは,BIST関連回路であるLFSR,MISRおよびテストポイント用のスキャンチェーンを実装するための回路構成資源として,プログラマブル・ロジックの代わりに,アプリケーション回路の実装に用いられていないメモリ・ブロックを効率良く使用する.
提案アーキテクチャにおけるテストポイント用スキャンチェーンは,LOC方式のAt-speed遅延テストにおいて拡張スキャン動作を実現し,テスト品質を改善することが可能である.
実験結果では,提案アーキテクチャが効率良く未使用回路構成資源を活用し,高いテスト品質を実現することを示す. |
(英) |
This paper presents a scan-based BIST architecture for testing of application-dependent circuits configured on FPGA.
In order to build up BIST components such as LFSR, MISR and scan chains for test points, the proposed architecture efficiently utilizes memory blocks, instead of logic elements, which are unused for application-dependent circuits.
The proposed BIST architecture provides enhanced-scan functionality for test points and performs a hybrid test application of LOC and enhanced-scan to improve delay test quality.
Experimental results show that the proposed BIST architecture achieves high delay test quality with efficient resource utilization. |
キーワード |
(和) |
FPGA / BIST / 遅延テスト / テスト容易化設計 / / / / |
(英) |
FPGA / BIST / delay test / DFT / / / / |
文献情報 |
信学技報, vol. 113, no. 353, DC2013-68, pp. 1-6, 2013年12月. |
資料番号 |
DC2013-68 |
発行日 |
2013-12-06 (DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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DC2013-68 |