講演抄録/キーワード |
講演名 |
2013-11-28 14:10
BASTにおけるテストデータ量削減のためのインバータブロック構成法 ○田中まりか・山崎紘史・細川利典(日大)・吉村正義(九大)・新井雅之(日大)・中尾教伸(読売理工医療福祉専門学校) VLD2013-85 DC2013-51 |
抄録 |
(和) |
LSIのテスト品質を維持しながら,テストデータ量を大幅に削減する手法の一つとして,組込み自己テストと自動テスト生成を組み合わせたテスト手法であるBAST法が提案されている.BASTアーキテクチャにおいて,疑似ランダムパターン発生器で生成された疑似ランダムパターンを決定的パターンに変換するためにビット反転を用いている.BASTを用いた場合のテストデータとなるBASTコードは,ビット反転命令とシフト命令から構成される.シフト命令数はスキャンチェイン長と決定的パターン数に依存し,ビット反転命令数は疑似ランダムパターンと決定的パターンとの衝突ビット数に依存する.そこで,ビット反転命令数を削減するために,インバータブロックの構成法を提案する.本手法を用いた場合のビット反転命令数の削減率をISCAS’89ベンチマーク回路とITC’99ベンチマーク回路に対して評価する. |
(英) |
BAST is one of technique to reduce the amount of test data while maintaining the high test quality using built-in self test and deterministic test generation.On BAST architecture, a bit-flipping technique is used to convert pseudo-random patterns to deterministic patterns.BAST code which is test data on BAST is composed of shift instructions and bit-flipping instructions.The number of shift instructions depends on the number of deterministic patterns and scan chain length, and the number of bit-flipping instructions depends on the number of conflicts between deterministic patterns and pseudo random patterns.In this paper,we propose a method of the inverter block contruction on BAST to reduce the number of bit-flipping instructions.The reduction ratios for the number of bit-flipping instructions are evaluated for ISCAS'89 benchmark circuits and ITC'99 benchmark circuits. |
キーワード |
(和) |
BASTアーキテクチャ / ビット反転命令数 / インバータブロック / スキャンチェイン / / / / |
(英) |
BAST architecture / bit-flipping instructions / inverter blocks / scan chains / / / / |
文献情報 |
信学技報, vol. 113, no. 321, DC2013-51, pp. 171-176, 2013年11月. |
資料番号 |
DC2013-51 |
発行日 |
2013-11-20 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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VLD2013-85 DC2013-51 |