お知らせ 2023年度・2024年度 学生員 会費割引キャンペーン実施中です
お知らせ 技術研究報告と和文論文誌Cの同時投稿施策(掲載料1割引き)について
お知らせ 電子情報通信学会における研究会開催について
お知らせ NEW 参加費の返金について
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2013-11-27 14:05
PPCに基づく高歩留まり回路の発見的設計手法
早苗駿一原 祐子奈良先端大)・山下 茂立命館大)・中島康彦奈良先端大VLD2013-65 DC2013-31
抄録 (和) PPC (Partially-Programmable Circuit)は組み合わせ回路の一部をLUT(Look Up Table)に置き換え,冗長な配線を加えた新しい回路モデルである.LUTの論理再構成機能を利用してLSI製造時の故障を回避することにより,歩留まりを向上させることが可能である.本論文では,合成対象の回路をいくつかのサブ回路に分割し,サブ回路ごとに最適化することでPPCの合成に要する時間を削減する発見的手法を提案する.2種類のLUTの設定条件において評価し,全探索による結果と比較して探索時間を平均で92.2%, 90.1%削減しつつ,89.0%, 100%の解の最適性を実現した.PPCの合成における本手法の有効性と,ベンチマーク回路の特徴を踏まえた考察を示す. 
(英) A PPC (Partially-Programmable Circuit) is a novel circuit model, which replaces some logic gates with LUTs (Look Up Tables) and adds redundant wires. PPCs have an ability to improve the manufacturing yield by bypassing some faults utilizing the reconfigurability of the LUTs. In this paper, a heuristic method which partitions a circuit into several sub-circuits and optimizes each sub-circuit is proposed for reducing the exploration time of adding the redundant wires. The proposed method is evaluated with two types of LUTs. Comparing with a full search method, our method reduced the exploration time by 92.2% and 90.1% while maintaining the high optimality (on average 89.0% and 100%, respectively), which demonstrates the effectiveness of the proposed method. Furthermore, discussions considering features of benchmark circuits are given.
キーワード (和) 歩留まり改善 / (Partially-Programmable Circuit / 最適化 / / / / /  
(英) Yield Improvement / Partially-Programmable Circuit / Optimization / / / / /  
文献情報 信学技報, vol. 113, no. 320, VLD2013-65, pp. 27-32, 2013年11月.
資料番号 VLD2013-65 
発行日 2013-11-20 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2013-65 DC2013-31

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2013-11-27 - 2013-11-29 
開催地(和) 鹿児島県文化センター 
開催地(英)  
テーマ(和) デザインガイア2013 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2013 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) PPCに基づく高歩留まり回路の発見的設計手法 
サブタイトル(和)  
タイトル(英) A Heuristic Design Method for Yield Improvement based on PPCs 
サブタイトル(英)  
キーワード(1)(和/英) 歩留まり改善 / Yield Improvement  
キーワード(2)(和/英) (Partially-Programmable Circuit / Partially-Programmable Circuit  
キーワード(3)(和/英) 最適化 / Optimization  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 早苗 駿一 / Shunichi Sanae / サナエ シュンイチ
第1著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第2著者 氏名(和/英/ヨミ) 原 祐子 / Yuko Hara-Azumi / ハラ ユウコ
第2著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第3著者 氏名(和/英/ヨミ) 山下 茂 / Shigeru Yamashita / ヤマシタ シゲル
第3著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第4著者 氏名(和/英/ヨミ) 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ
第4著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者 第1著者 
発表日時 2013-11-27 14:05:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2013-65, DC2013-31 
巻番号(vol) vol.113 
号番号(no) no.320(VLD), no.321(DC) 
ページ範囲 pp.27-32 
ページ数
発行日 2013-11-20 (VLD, DC) 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会