講演抄録/キーワード |
講演名 |
2013-11-27 14:55
チェックポイント観測によるタイミングエラー予測手法 ○五十嵐博昭・史 又華・柳澤政生・戸川 望(早大) VLD2013-67 DC2013-33 |
抄録 |
(和) |
プロセス技術の微細化によりLSIのタイミング設計が難しくなっており,タイミングエラー対策手法の重要性が高まっている.既存のタイミングエラー検出手法はエラー訂正に再実行が必要であったり,複雑な構造を持つためタイミング設計が難しい.我々はより訂正コストが小さく簡単な構造を持つタイミングエラー対策手法としてSTEPを提案している.STEPではチェックポイントと呼ばれるパス中の観測点をチェックすることでタイミングエラー発生の可能性を検出する.STEPはタイミングエラー予測手法であるため誤検出が発生し,誤検出の削減が大きな課題である.本稿ではチェックポイントの最適化により誤検出を削減する手法を提案する.実験結果より,動作可能周波数が最大で2.4倍となり,スループットは最大で約45%向上した. |
(英) |
Due to advance process technologies, timing design of LSIs has become more difficult and the importance of timing error countermeasure techniques is increasing as well. Existing timing error detection/correction methods have difficulties in timing design since they have complex structure. Furthermore, their error correction is realized by re-run operation which results in low throughput. We have proposed a suspicious timing error prediction method (STEP method) which predicts timing error and corrects it with simple structure. STEP is based on checking timing errors by observing several checkpoints on signal paths. Since STEP is a timing error prediction method, we may have false positives and reduction of them is one of the largest problems. In this paper, we propose a method to reduce the false positives to optimize the checkpoints. The experimental results show that an operational frequency is increased by up to 2.4 times and its throughput is improved by up to 45%. |
キーワード |
(和) |
タイミングエラー予測 / ロバスト設計 / クロックゲーティング / / / / / |
(英) |
timing error prediction / robust design / clock gating / / / / / |
文献情報 |
信学技報, vol. 113, no. 320, VLD2013-67, pp. 39-44, 2013年11月. |
資料番号 |
VLD2013-67 |
発行日 |
2013-11-20 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2013-67 DC2013-33 |
研究会情報 |
研究会 |
VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
開催期間 |
2013-11-27 - 2013-11-29 |
開催地(和) |
鹿児島県文化センター |
開催地(英) |
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テーマ(和) |
デザインガイア2013 -VLSI設計の新しい大地- |
テーマ(英) |
Design Gaia 2013 -New Field of VLSI Design- |
講演論文情報の詳細 |
申込み研究会 |
VLD |
会議コード |
2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
本文の言語 |
日本語 |
タイトル(和) |
チェックポイント観測によるタイミングエラー予測手法 |
サブタイトル(和) |
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タイトル(英) |
Suspicious timing error prediction using check points |
サブタイトル(英) |
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キーワード(1)(和/英) |
タイミングエラー予測 / timing error prediction |
キーワード(2)(和/英) |
ロバスト設計 / robust design |
キーワード(3)(和/英) |
クロックゲーティング / clock gating |
キーワード(4)(和/英) |
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キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
五十嵐 博昭 / Hiroaki Igarashi / イガラシ ヒロアキ |
第1著者 所属(和/英) |
早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.) |
第2著者 氏名(和/英/ヨミ) |
史 又華 / Youhua Shi / |
第2著者 所属(和/英) |
早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.) |
第3著者 氏名(和/英/ヨミ) |
柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
第3著者 所属(和/英) |
早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.) |
第4著者 氏名(和/英/ヨミ) |
戸川 望 / Nozomu Togawa / トガワ ノゾム |
第4著者 所属(和/英) |
早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.) |
第5著者 氏名(和/英/ヨミ) |
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第5著者 所属(和/英) |
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第6著者 氏名(和/英/ヨミ) |
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第7著者 氏名(和/英/ヨミ) |
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第9著者 氏名(和/英/ヨミ) |
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第10著者 氏名(和/英/ヨミ) |
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第11著者 氏名(和/英/ヨミ) |
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第12著者 氏名(和/英/ヨミ) |
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第13著者 氏名(和/英/ヨミ) |
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第14著者 氏名(和/英/ヨミ) |
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第15著者 氏名(和/英/ヨミ) |
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第16著者 氏名(和/英/ヨミ) |
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第17著者 氏名(和/英/ヨミ) |
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第18著者 氏名(和/英/ヨミ) |
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第19著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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第20著者 所属(和/英) |
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講演者 |
第1著者 |
発表日時 |
2013-11-27 14:55:00 |
発表時間 |
25分 |
申込先研究会 |
VLD |
資料番号 |
VLD2013-67, DC2013-33 |
巻番号(vol) |
vol.113 |
号番号(no) |
no.320(VLD), no.321(DC) |
ページ範囲 |
pp.39-44 |
ページ数 |
6 |
発行日 |
2013-11-20 (VLD, DC) |