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講演抄録/キーワード
講演名 2013-11-27 14:05
ビアプログラマブルアーキテクチャVPEX3S ~ 動作速度を改善するための基本論理素子の改良 ~
大谷 拓堀 遼平立命館大)・吉川雅弥名城大)・藤野 毅立命館大VLD2013-70 DC2013-36
抄録 (和) 当研究室では,ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルASICアーキテクチャVPEX3(Via Programmable Logic using Exclusive-OR Array 3)の開発,研究を行ってきた.従来研究によりASICや他のマスクプログラマブルデバイスと比較し,最大動作速度性能が劣ることがわかっている.本論文では高速動作を実現するため,配線接続ビア抵抗の低減やロジックエレメント(LE)の出力駆動能力を高めた新アーキテクチャVPEX3Sを提案し性能評価した.論理合成による遅延時間評価ではVPEX3より約60%最大動作周波数が向上していることがわかった.一方,論理合成結果による面積見積もりでは, VPEX3より50~60%増加した.これは,LE1個の面積が,ビア数の増加やトランジスタゲート幅の増大のために1.85倍に増加したためである.しかしながら,配置配線後の面積見積もりでは,配線リソース数が面積を決めるため,ほぼ同等からより小さくなることが分かった.結果として,提案するVPEX3Sアーキテクチャは,通常のASICと同等の速度性能を,3.3-4倍の面積で実装可能なことが明らかとなった. 
(英) We have been studying via programmable structured ASIC architecture “VPEX3(Via Programmable Logic using Exclusive-OR Array 3)” which can realize arbitrary logic by customizing only via layer. Our previous research found that VPEX3 cannot achieve the same maximum operation speed as ASIC and other mask programmable device. In this paper, we propose and evaluate a new architecture “VPEX3S”. In this architecture, the output drivability of LE is strengthened, and the via resistance between LEs is reduced in order to reduce the critical path delay. From the evaluation using logic synthesis, maximum operating speed of VPEX3S is improved by about 60% than that of VPEX3. On the other hand, the circuit area is estimated to be 50-60% larger than that of VPEX3 from the logic synthesis result,. This is because the LE size has increased to 1.85 times, because of the increase of transistor gate width and the number of vias. However, after placing and routing, implementation area is estimated to be comparative or smaller. This is because the number of routing resources determines the area. As the result, proposed architecture VPEX3S can realize the same speed performance as ASIC, with the 3.3-4 times larger implementation area.
キーワード (和) ビアプログラマブル / ストラクチャードASIC / Exclusive-OR / / / / /  
(英) Via Programmable / structured ASIC / Exclusive-OR / / / / /  
文献情報 信学技報, vol. 113, no. 320, VLD2013-70, pp. 75-80, 2013年11月.
資料番号 VLD2013-70 
発行日 2013-11-20 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2013-70 DC2013-36

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2013-11-27 - 2013-11-29 
開催地(和) 鹿児島県文化センター 
開催地(英)  
テーマ(和) デザインガイア2013 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2013 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) ビアプログラマブルアーキテクチャVPEX3S 
サブタイトル(和) 動作速度を改善するための基本論理素子の改良 
タイトル(英) Improved via programmable structured ASIC VPEX3S 
サブタイトル(英) Improvement of basic logic element to improve operation speed 
キーワード(1)(和/英) ビアプログラマブル / Via Programmable  
キーワード(2)(和/英) ストラクチャードASIC / structured ASIC  
キーワード(3)(和/英) Exclusive-OR / Exclusive-OR  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 大谷 拓 / Taku Otani / オオタニ タク
第1著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第2著者 氏名(和/英/ヨミ) 堀 遼平 / Ryohei Hori / ホリ リョウヘイ
第2著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第3著者 氏名(和/英/ヨミ) 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ
第3著者 所属(和/英) 名城大学 (略称: 名城大)
Meijo University (略称: Meijo Univ.)
第4著者 氏名(和/英/ヨミ) 藤野 毅 / Takeshi Fujino /
第4著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
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講演者 第1著者 
発表日時 2013-11-27 14:05:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2013-70, DC2013-36 
巻番号(vol) vol.113 
号番号(no) no.320(VLD), no.321(DC) 
ページ範囲 pp.75-80 
ページ数
発行日 2013-11-20 (VLD, DC) 


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