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| 講演抄録／キーワード | ||
| 講演名 | 2013-09-19 09:50 再構成型デバイスMPLDにおけるパストランジスタ・ロジックによる面積削減の検討 ○吉田雄揮・道田拓巳・谷川一哉・弘中哲夫（広島市大）・下舞賢一・石黒 隆（太陽誘電）  RECONF2013-28 |
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| 抄録 | （和） | 再構成型デバイスMPLD(Memory-based Programmable Logic Device)は基本要素であるMLUT(Multiple Look Up Table)をアレイ状に並べることによって構成されている．MPLDの面積を削減するためにはこのMLUTの面積を削減することが重要となる． そこで本稿では，MLUTに用いられる回路の中で変更が容易であり，MLUT面積の2割を占めているデコーダ面積を削減することを目的とする．面積削減のための手法として，パストランジスタ・ロジックを用いてデコーダの設計を行った．評価結果より，デコーダの総トランジスタ面積ではツリー型デコーダでは62％の面積減，パストランジスタ・ロジックを用いた5入力NOR回路によるデコーダでは53％の面積減となり，MLUTの面積削減の可能性があることを示す． |
| （英） | Reconfigurable device Memory-based Programmable Logic Device (MPLD) consists of an array of Multiple Look Up Table (MLUT) which are the basic element of MPLD. So, reducing the area of the MLUT is important in order to reduce the area of the MPLD. The goal of this paper is to reduce the circuit area of the decoder, which is easy to modify, that accounts for 20% percent of MPLD area. As a technique for reducing the circuit area the pass transistor logic was used for decoder implementation. On the evaluation result by the total transistor area, the decoder design with the pass transistor logic was decreased to 62% and 53% by the tree type decoder design, the 5 input NOR gates design respectively. From the result, we have shown the possibility of the layout area reduction in MLUT by designing the decoder with the pass transistor logic technique. |
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| キーワード | （和） | MPLD / PLD / FPGA / デコーダ / パストランジスタ・ロジック / / / |
| （英） | MPLD / PLD / FPGA / decoder / pass transistor logic / / / | |
| 文献情報 | 信学技報, vol. 113, no. 221, RECONF2013-28, pp. 49-54, 2013年9月. | |
| 資料番号 | RECONF2013-28 | |
| 発行日 | 2013-09-11 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2013-28 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2013-09-18 - 2013-09-19 |
| 開催地（和） | 北陸先端科学技術大学院大学 |
| 開催地（英） | Japan Advanced Institute of Science and Technology |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2013-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 再構成型デバイスMPLDにおけるパストランジスタ・ロジックによる面積削減の検討 |
| サブタイトル（和） | |
| タイトル（英） | Investigation of the area reduction by pass transistor logic in reconfigurable device MPLD |
| サブタイトル（英） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | PLD / PLD |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | デコーダ / decoder |
| キーワード(5)（和/英） | パストランジスタ・ロジック / pass transistor logic |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 吉田 雄揮 / Yuki Yoshida / ヨシダ ユウキ |
| 第1著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 道田 拓巳 / Takumi Michida / ミチダ タクミ |
| 第2著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 谷川 一哉 / Kazuya Tanigawa / タニガワ カズヤ |
| 第3著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 弘中 哲夫 / Tetsuo Hironaka / ヒロナカ テツオ |
| 第4著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 下舞 賢一 / Kenichi Shimomai / シモマイ ケンイチ |
| 第5著者 所属（和/英） | 太陽誘電株式会社 (略称： 太陽誘電) TAIYO YUDEN CO,LTD. (略称： TAIYO YUDEN) |
| 第6著者 氏名（和/英/ヨミ） | 石黒 隆 / Takashi Ishiguro / イシグロ タカシ |
| 第6著者 所属（和/英） | 太陽誘電株式会社 (略称： 太陽誘電) TAIYO YUDEN CO,LTD. (略称： TAIYO YUDEN) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-09-19 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2013-28 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.221 |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2013-09-11 (RECONF) |
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