講演抄録/キーワード |
講演名 |
2013-05-21 10:10
高速シリアル通信を用いたFPGAベースASICエミュレータの設計と評価 ○宇田貴重・久我守弘・尼崎太樹・飯田全広・末吉敏則(熊本大) RECONF2013-10 |
抄録 |
(和) |
近年,専用回路であるASICは回路規模の増加に伴う開発期間の長期化が大きな問題となっている.中でも検証は開発期間の多くを占めており,検証期間の短縮が重要な課題である.現在,最も高速な検証手法はFPGAを利用したASICエミュレータである.しかし,現在の商用FPGAベースASICエミュレータは大規模回路を搭載する際に,回路分割が必要となり,エミュレーション周波数が著しく低下する.現在,数億ASICゲート数以上の回路規模が搭載可能で10MHz以上のエミュレーション周波数を超える商用FPGAベースエミュレータは存在しない.本稿ではFPGA間のデータ通信に高速シリアル通信を用いることにより上記の性能を備えるFPGAベースASICエミュレータを提案する.単体FPGAにおいて高速シリアル通信のループバック接続テストにより,実際にエミュレーション可能な回路規模とエミュレーション周波数について議論する. |
(英) |
Recently, development period of ASIC is longer becouse of the increase in circuit scale.
Verification process accounts for a lot of development time among them, so shortening the verification period is desired.
Currently, commercial FPGA-based ASIC emulator requires a cicuit partitioning when emulating a large-scale circuit.
And it's emulation frequency is remarkably reduced.
Currently, commercial FPGA-based emulator does not exist that more than emulation frequency of 10MHz or more and circuit scale of several hundreds of million ASIC gates have can be emulated.
Therefore, this paper proposes the FPGA-based ASIC emulator that has the performance of the above by using a high-speed serial communication for data communication between the FPGAs.
We discuss the feasible emulation frequency and circuit scale by the loop-back connection test of high-speed serial communication in a single FPGA . |
キーワード |
(和) |
ASICエミュレータ / FPGA / 高速シリアル通信 / 回路分割 / / / / |
(英) |
ASIC emulator / FPGA / High-speed Serial Communication / circuit partitioning / / / / |
文献情報 |
信学技報, vol. 113, no. 52, RECONF2013-10, pp. 49-54, 2013年5月. |
資料番号 |
RECONF2013-10 |
発行日 |
2013-05-13 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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RECONF2013-10 |