講演抄録/キーワード |
講演名 |
2012-09-18 16:30
FPGAにおける細粒度動的部分再構成機構の検討 ○上田晋寛・河本尚輝・土肥慶亮・柴田裕一郎・小栗 清(長崎大) RECONF2012-34 |
抄録 |
(和) |
SRAM型Field Programmable Gate Array (FPGA)は,コンフィギュレーション用SRAMの値を書き換えることで回路の再構成可能が可能である.それらの中には動作中に回路の一部を書き換える動的部分再構成(Dynamic Partial Reconfiguration: DPR)機能をもつものがある.2010年には,Xilinx社がこの機能に使用するDPR用の回路データ(ビットストリーム)の生成を正式にサポートした.しかし,書き込むビットストリームはEDAソフトウェアにより事前に生成しておく必要があり,最小の論理構成要素の1つであるLUT(Look Up Table)を一部を書き換えたい場合でもでも事前に対応するビットストリームを生成し保持しておかなければならない.本稿では,より柔軟なDPRの手法の構築を目的とし,FPGA内部の回路でLUT書き換え用のビットストリームの生成をするLUT単位のDPR機構を検討する.また,その電力,DPR実行時間の観点から評価を行う. |
(英) |
Dynamic and partial reconfiguration (DRP) on SRAM-based FPGAs has received increasing attention, since Xilinx Inc. started official support for design with DRP in 2010. However, in this design flow, every FPGA bit stream used for DRP must be generated in advance using an EDA tool. In this paper, aiming at enabling a more flexible DRP framework, we investigate a DRP reconfiguration in which the FPGA itself generates bit streams for reconfiguration on the fly, mainly targeting on LUT-based fine-grained reconfiguration. The proposed method is evaluated from the viewpoints of power consumption and configuration time. |
キーワード |
(和) |
FPGA / 動的部分再構成 / 消費電力 / / / / / |
(英) |
FPGA / dynamic partial reconfiguration / power consumption / / / / / |
文献情報 |
信学技報, vol. 112, no. 203, RECONF2012-34, pp. 61-66, 2012年9月. |
資料番号 |
RECONF2012-34 |
発行日 |
2012-09-11 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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