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| 講演名 | 2011-11-29 14:40 演算器アレイ型アクセラレータの実装とその分析 ○齊藤光俊・下岡俊介・吉村和浩・姚 駿・中田 尚・中島康彦（奈良先端大） 技報オンラインサービス実施中  |
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| 抄録 | （和） | 我々は，一般的な機械語命令を演算器アレイに写像して高い効率で実行する線形アレイ型アクセラレータLAPP（Linear Array Pipeline Processor）を提案している．LAPP は多数の演算器をアレイ状に配置し，プログラムの最内ループから演算器アレイのデータパスを構成し，必要最小限のユニットだけで実行することによって，高性能と低消費電力を両立している．ソフトウェアシミュレータによる論理検証，FPGA による実現性の検証を経て，現在，ASIC による遅延時間の検証を行っている．本稿では，実現性の観点からASIC（0.18um CMOS process）の回路規模および動作周波数を検証した．その結果，LAPP はSlow process (125 ℃, 1.62V) トランジスタモデルを用いて71.4MHz で稼働することを確認した． |
| （英） | We have previously proposed Linear Array Pipeline Processor (LAPP), which can map an inner loop of conventional VLIW codes onto Function Unit (FU) array and use minimum required FUs to exploit performance per watt. In the development of LAPP, we have evaluated logic verifi cation by a software simulation fi rst, and the processor realizability on FPGA. Afterwards, we have evaluated the delay time on ASIC. In this paper, we have evaluated the chip area and clock frequency of ASIC（0.18um CMOS process）from viewpoint of the realizability. The result shows that LAPP implemented with slow process (125 ℃, 1.62V) transistor model can operate at 71.4MHz. | |
| キーワード | （和） | 演算器アレイ / プロセッサ開発環境 / ASIC試作 / / / / / |
| （英） | FU array / processor development environment / ASIC prototyping / / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 327, ICD2011-91, pp. 53-58, 2011年11月. | |
| 資料番号 | CPM2011-159, ICD2011-91 | |
| 発行日 | 2011-11-21 (CPM, ICD) | |
| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 演算器アレイ型アクセラレータの実装とその分析 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of an FU Array Accelerator and its Analysis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 演算器アレイ / FU array |
| キーワード(2)（和/英） | プロセッサ開発環境 / processor development environment |
| キーワード(3)（和/英） | ASIC試作 / ASIC prototyping |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 齊藤 光俊 / Mitsutoshi Saito / サイトウ ミツトシ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 下岡 俊介 / Shunsuke Shitaoka / シタオカ シュンスケ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | 吉村 和浩 / Kazuhiro Yoshimura / ヨシムラ カズヒロ |
| 第3著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第4著者 氏名（和/英/ヨミ） | 姚 駿 / Jun Yao / ヤオ ジュン |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第5著者 氏名（和/英/ヨミ） | 中田 尚 / Takashi Nakada / ナカダ タカシ |
| 第5著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第6著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第6著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第7著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 1 |
| 発表日時 | 2011-11-29 14:40:00 |
| 発表時間 | 25 |
| 申込先研究会 | ICD |
| 資料番号 | IEICE-CPM2011-159,IEICE-ICD2011-91 |
| 巻番号（vol） | IEICE-111 |
| 号番号（no） | no.326(CPM), no.327(ICD) |
| ページ範囲 | pp.53-58 |
| ページ数 | IEICE-6 |
| 発行日 | IEICE-CPM-2011-11-21,IEICE-ICD-2011-11-21 |
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