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| 講演抄録／キーワード | ||
| 講演名 | 2011-07-01 16:10 ブロック処理とリフティング法に基づく二次元非分離GenLOTのハードウェア実装 ○太田優也（新潟大）・崔 セミ（仁荷大）・村松正吾・菊池久和（新潟大）  CAS2011-30 VLD2011-37 SIP2011-59 MSS2011-30 |
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| 抄録 | （和） | 本報告では，ブロック処理とリフティング法に基づく二次元非分離GenLOTのハードウェア実装のためのアーキテクチャを提案する．JPEGやMPEG-2で採用されている離散コサイン変換(DCT)やJPEG2000で採用されている離散ウェーブレット変換 (DWT) は可分離処理のため，斜め方向のテクスチャやエッジの表現に適さない．筆者らが先に提案した非分離GenLOTは，指向性を与えることが可能であり，斜め方向のテクスチャやエッジ表現に適している．また，直交性を維持しながらブロック毎の処理を行うことが可能である．しかしながら，非分離GenLOTには処理速度の向上に課題が残されている．この課題を解決するためには，専用ハードウェアによる処理が有効である．そこで本研究では，二次元非分離GenLOTをブロック処理とリフティング法によって実現するハードウェアアーキテクチャを提案する. ハードウェアへ実装する回路部分を VHDL へコーディングし，回路合成を行い，回路面積と速度の評価を行う． |
| （英） | In this report, a hardware architecture of two-dimensional non-separable GenLOT is proposed based onthe block processing and lifting scheme. The discrete cosine transform (DCT) adopted in JPEG and MPEG-2, or the discrete wavelet transform (DWT) used in JPEG2000 are not suitable for the expression of diagonal textures and edges because these transforms are separable. The non-separable GenLOT proposed by the authors is suitable for the expression of diagonal textures and edges because it can take directionality and has block-wise implementation which maintains the orthogonality. However, there is a problem in the process in teams of the computational cost. It is expected that a specic hardware yields effective solution to this problem. Therefore, in this study, it is suggested to realize the two-dimensional non-separable GenLOT on hardware architecture by the block-wise handling and lifting scheme. The circuit module to be implemented on hardware is modeled by VHDL and the speed and area are evaluated from the synthesis reports. |
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| キーワード | （和） | 非分離GenLOT / DCT / DWT / FPGA / リフティング法 / / / |
| （英） | Non-separable GenLOT / DCT / DWT / FPGA / Lifting Scheme / / / | |
| 文献情報 | 信学技報, vol. 111, no. 104, SIP2011-59, pp. 169-174, 2011年6月. | |
| 資料番号 | SIP2011-59 | |
| 発行日 | 2011-06-23 (CAS, VLD, SIP, MSS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2011-30 VLD2011-37 SIP2011-59 MSS2011-30 |
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| 研究会情報 | |
| 研究会 | MSS CAS VLD SIP |
| 開催期間 | 2011-06-30 - 2011-07-01 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa-Ken-Seinen-Kaikan |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | SIP |
| 会議コード | 2011-06-MSS-CAS-VLD-SIP |
| 本文の言語 | 日本語 |
| タイトル（和） | ブロック処理とリフティング法に基づく二次元非分離GenLOTのハードウェア実装 |
| サブタイトル（和） | |
| タイトル（英） | Hardware Implementation of Two-Dimensional Non-separable GenLOT Based on Block Processing and Lifting Scheme |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 非分離GenLOT / Non-separable GenLOT |
| キーワード(2)（和/英） | DCT / DCT |
| キーワード(3)（和/英） | DWT / DWT |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | リフティング法 / Lifting Scheme |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 太田 優也 / Yuya Ota / オオタ ユウヤ |
| 第1著者 所属（和/英） | 新潟大学 (略称： 新潟大) Niigata University (略称： Niigata Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 崔 セミ / Saemi Choi / チョイ セミ |
| 第2著者 所属（和/英） | 仁荷大学 (略称： 仁荷大) Inha University (略称： Inha Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 村松 正吾 / Shogo Muramatsu / ムラマツ ショウゴ |
| 第3著者 所属（和/英） | 新潟大学 (略称： 新潟大) Niigata University (略称： Niigata Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 菊池 久和 / Hisakazu Kikuchi / キクチ ヒサカズ |
| 第4著者 所属（和/英） | 新潟大学 (略称： 新潟大) Niigata University (略称： Niigata Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-07-01 16:10:00 |
| 発表時間 | 20分 |
| 申込先研究会 | SIP |
| 資料番号 | CAS2011-30, VLD2011-37, SIP2011-59, MSS2011-30 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.102(CAS), no.103(VLD), no.104(SIP), no.105(MSS) |
| ページ範囲 | pp.169-174 |
| ページ数 | 6 |
| 発行日 | 2011-06-23 (CAS, VLD, SIP, MSS) |
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