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| 講演抄録／キーワード | ||
| 講演名 | 2011-07-01 14:30 エラー検出回復方式における様々な加算器の性能評価 ○安藤健太・高橋篤司（阪大）  CAS2011-26 VLD2011-33 SIP2011-55 MSS2011-26 |
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| 抄録 | （和） | エラー検出回復方式は，フリップフロップ間の遅延時間が入力信号パターンなどによって変動することを利用して，回路の高速化を図っている．エラー検出回復方式における回路性能は最小遅延時間，最大遅延時間，遅延時間分布に依存する．一般に回路の性能は回路の最小遅延時間は大きいほど，遅延時間分布は最大遅延時間付近の処理となる確率が小さいほど良い．しかし，従来の回路は最大遅延時間の削減に重点がおかれ，最小遅延時間や遅延時間分布について考慮せず設計されることが多いため，必ずしもエラー検出回復方式において高い性能が得られるとは限らない．本稿ではエラー検出回復方式のための回路の設計法を提案するために，遅延挿入による最小遅延時間の増大や，構成の変更による遅延時間分布を変化させた桁上げ伝搬加算器(RCA)を構成して評価し，従来構成のRCAに比べてエラー検出回復方式における性能が良くなることを確認した． |
| （英） | The performance of a circuit is improved by introducing error detection/correction mechanism which uses the variation of delays between Flip-Flops effectively. The performance of an error detection/correction circuit depends on the minimum delay, maximum delay, and delay distribution of the circuit.In general, the performance is better if the larger the minimum delay is and/or the lower the possibility of large delay is. However, circuits are usually designed so that the maximum delay is reduced as much as possible to maximize the performance in the conventional framework and are not necessarily fitted to error detection/correction framework. In this paper, in order to develop a circuit synthesis method for error detection/correction framework, various ripple-carry-adders (RCA) in which the minimum delay is increased by delay insertion and/or the probability of large delay is reduced by changing the configuration of the circuit components are designed and evaluated.In experiments, we confirm that a circuit obtained achieves a better performance in error detection/correction framework. | |
| キーワード | （和） | エラー検出回復方式 / 最大遅延時間 / 最小遅延時間 / 遅延時間分布 / 実効クロック周期 / / / |
| （英） | error detection/correction circuits / maximum delay time / minimum delay time / distribution of delay / effective clock period / / / | |
| 文献情報 | 信学技報, vol. 111, no. 103, VLD2011-33, pp. 147-152, 2011年6月. | |
| 資料番号 | VLD2011-33 | |
| 発行日 | 2011-06-23 (CAS, VLD, SIP, MSS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2011-26 VLD2011-33 SIP2011-55 MSS2011-26 |
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| 研究会情報 | |
| 研究会 | MSS CAS VLD SIP |
| 開催期間 | 2011-06-30 - 2011-07-01 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa-Ken-Seinen-Kaikan |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-06-MSS-CAS-VLD-SIP |
| 本文の言語 | 日本語 |
| タイトル（和） | エラー検出回復方式における様々な加算器の性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance Evaluation of Various Configurations of Adder in Error Detection/Correction Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エラー検出回復方式 / error detection/correction circuits |
| キーワード(2)（和/英） | 最大遅延時間 / maximum delay time |
| キーワード(3)（和/英） | 最小遅延時間 / minimum delay time |
| キーワード(4)（和/英） | 遅延時間分布 / distribution of delay |
| キーワード(5)（和/英） | 実効クロック周期 / effective clock period |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 安藤 健太 / Kenta Ando / アンドウ ケンタ |
| 第1著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第2著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-07-01 14:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2011-26, VLD2011-33, SIP2011-55, MSS2011-26 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.102(CAS), no.103(VLD), no.104(SIP), no.105(MSS) |
| ページ範囲 | pp.147-152 |
| ページ数 | 6 |
| 発行日 | 2011-06-23 (CAS, VLD, SIP, MSS) |
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