講演抄録/キーワード |
講演名 |
2011-04-19 14:00
[依頼講演]3次元集積化技術を利用した高スループットコンピューティング向け1 Tbyte/s 1 GbitマルチコアDRAMアーキテクチャ ○小埜和夫・柳川善光・小田部 晃・関口知紀(日立) ICD2011-15 エレソ技報アーカイブへのリンク:ICD2011-15 |
抄録 |
(和) |
マルチコアCPUとの3次元積層により,高スループットコンピューティングを可能にする超高バンド幅,大容量キャッシュDRAMを提案する。バンド幅を高めるため,(1) 5段パイプラインを持つマルチコアDRAMアーキテクチャ,(2) 8 nsサイクル動作を実現するアーリーバーライト方式,(3) TSVを用いた16 Gbit/s 高速I/Fの3技術を適用した。45 nmの汎用DRAMプロセスを仮定した回路シミュレーションにより,バンド幅1 Tbyte/s,容量1 Gbitの キャッシュDRAMを平均消費電力19.5 W,チップ面積は52 mm2で実現できることを確認した。 |
(英) |
A novel multicore DRAM architecture with an ultra high bandwidth and a large capacity is proposed for high throughput computing application. The proposed architecture uses three techniques; 1) 5-stage pipelined 16-DRAM cores, 2) an early bar write scheme for an 8-ns cycle array operation, 3) 16-Gbit/s I/O circuit on each 32 through-silicon-via pairs/DRAM core. We confirmed by the circuit simulation assuming 45-nm 1-Gbit chip that the proposed architecture achieves 1-Tbyte/s bandwidth with 19.5-W power consumption. The chip area is estimated to be 52 mm^2. |
キーワード |
(和) |
DRAM / 3次元積層 / シリコン貫通ビア / スループットコンピューティング / / / / |
(英) |
DRAM / 3-D integration / through silicon via / high throughput computing / / / / |
文献情報 |
信学技報, vol. 111, no. 6, ICD2011-15, pp. 81-86, 2011年4月. |
資料番号 |
ICD2011-15 |
発行日 |
2011-04-11 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
ICD2011-15 エレソ技報アーカイブへのリンク:ICD2011-15 |
研究会情報 |
研究会 |
ICD |
開催期間 |
2011-04-18 - 2011-04-19 |
開催地(和) |
神戸大学 瀧川記念館 |
開催地(英) |
Kobe University Takigawa Memorial Hall |
テーマ(和) |
メモリ(DRAM、SRAM、フラッシュ、新規メモリ)技術 |
テーマ(英) |
Memory Device Technologies |
講演論文情報の詳細 |
申込み研究会 |
ICD |
会議コード |
2011-04-ICD |
本文の言語 |
日本語 |
タイトル(和) |
[依頼講演]3次元集積化技術を利用した高スループットコンピューティング向け1 Tbyte/s 1 GbitマルチコアDRAMアーキテクチャ |
サブタイトル(和) |
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タイトル(英) |
1-Tbyte/s 1-Gbit Multicore DRAM Architecture using 3-D Integration for High-throughput Computing |
サブタイトル(英) |
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キーワード(1)(和/英) |
DRAM / DRAM |
キーワード(2)(和/英) |
3次元積層 / 3-D integration |
キーワード(3)(和/英) |
シリコン貫通ビア / through silicon via |
キーワード(4)(和/英) |
スループットコンピューティング / high throughput computing |
キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
小埜 和夫 / Kazuo Ono / オノ カズオ |
第1著者 所属(和/英) |
日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi, CRL) |
第2著者 氏名(和/英/ヨミ) |
柳川 善光 / Yoshimitsu Yanagawa / ヤナガワ ヨシミツ |
第2著者 所属(和/英) |
日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi, CRL) |
第3著者 氏名(和/英/ヨミ) |
小田部 晃 / Akira Kotabe / コタベ アキラ |
第3著者 所属(和/英) |
日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi, CRL) |
第4著者 氏名(和/英/ヨミ) |
関口 知紀 / Tomonori Sekiguchi / セキグチ トモノリ |
第4著者 所属(和/英) |
日立製作所中央研究所 (略称: 日立)
Hitachi, Ltd., Central Research Laboratory (略称: Hitachi, CRL) |
第5著者 氏名(和/英/ヨミ) |
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第6著者 氏名(和/英/ヨミ) |
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第7著者 氏名(和/英/ヨミ) |
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第8著者 氏名(和/英/ヨミ) |
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第9著者 氏名(和/英/ヨミ) |
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第10著者 氏名(和/英/ヨミ) |
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第11著者 氏名(和/英/ヨミ) |
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第12著者 氏名(和/英/ヨミ) |
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第13著者 氏名(和/英/ヨミ) |
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第14著者 氏名(和/英/ヨミ) |
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第15著者 氏名(和/英/ヨミ) |
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第20著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2011-04-19 14:00:00 |
発表時間 |
25分 |
申込先研究会 |
ICD |
資料番号 |
ICD2011-15 |
巻番号(vol) |
vol.111 |
号番号(no) |
no.6 |
ページ範囲 |
pp.81-86 |
ページ数 |
6 |
発行日 |
2011-04-11 (ICD) |
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