講演抄録/キーワード |
講演名 |
2011-04-19 11:45
局所電子注入による非対称パスゲートトランジスタを用いた8T-SRAMにおけるハーフセレクトディスターブの抑制 ○宮地幸祐・本田健太郎・田中丸周平(東大)・宮野信治(半導体理工学研究センター)・竹内 健(東大) ICD2011-13 エレソ技報アーカイブへのリンク:ICD2011-13 |
抄録 |
(和) |
SRAMのVTHのばらつきによる読み出し・書き込みマージン減少の解決のため,6T-SRAMのパスゲートトランジスタへ局所的に電子注入を行う手法が存在する.この手法はパスゲートトランジスタのVTH特性を非対称にし,書き込みマージンを低化させずに読み出し時のディスターブマージンを高めるが,読み出し遅延が6.3倍劣化することが判明した.この問題を解決するため,本論文では局所電子注入非対称パスゲートトランジスタを8T-SRAMセルに適用し,上記の問題を解決しつつ8T-SRAMで別途問題となるハーフセレクトディスターブも同時に解決する.さらに,この8T-SRAMの両側・片側のパスゲートトランジスタへ電子注入する方式間で読み出しマージンと書き込みマージンの比較も行い,片側のパスゲートトランジスタに注入する方式の方が書き込みマージンの劣化が少なくなることも判明した. |
(英) |
8T-SRAM cell with asymmetric pass gate transistor by local electron injection is proposed to solve half select disturb. Two types of electron injection scheme: both side injection scheme and self-repair one side injection scheme are analyzed comprehensively for 65nm technology node 8T-SRAM cell and also for 6T-SRAM cell. This paper shows that in the 6T-SRAM with the local injected electrons [1] the read speed degrades by as much as 6.3 times. In contrast, the proposed 8T-SRAM cell with the self-repair one side injection scheme is most suitable to solve the conflict of the half select disturb, write disturb and read speed. In the proposed 8T-SRAM, the disturb margin increases by 141% without write margin or read speed degradation. The proposed scheme has no process or area penalty compared with the standard CMOS-process 8T-SRAM. |
キーワード |
(和) |
SRAM / 8T-SRAM / 局所電子注入 / ハーフセレクトディスターブ / / / / |
(英) |
SRAM / 8T-SRAM / Local electron injection / Half select disturb / / / / |
文献情報 |
信学技報, vol. 111, no. 6, ICD2011-13, pp. 71-76, 2011年4月. |
資料番号 |
ICD2011-13 |
発行日 |
2011-04-11 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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