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| 講演抄録／キーワード | ||
| 講演名 | 2011-03-03 09:55 Split-output Latchを用いたSemi-static TSPC DFFの提案と評価 ○中林智之・佐々木敬泰・大野和彦・近藤利夫（三重大）  VLD2010-125 |
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| 抄録 | （和） | DFFはスタンダードセル部における占有面積，消費電力が大きく，その高性能化 はチップ全体の性能に大きく貢献する． TSPC (True-single-phase clocking) を実現したセミスティック構成の回路として，高性能セミスタティックTSPC DFFが提案されている． このDFFは従来のスタティックDFFと比較して大幅な性能向上を得られるが，NMOSトランジスタとPMOSトランジスタの数が異なるため，集積度を落とさずにレイアウトすることが困難という問題がある． 本稿では，高性能セミスタティックTSPC DFFの問題点を解決する回路構成として，マスターラッチにSplit-output Latchを用いることでNMOSトランジスタとPMOSトランジスタの数を均等化しレイアウト効率を高める回路構成を２手法，すなわち，1)動作速度重視の回路構成と2)電力重視の回路構成を提案する． 提案手法を0.18um CMOSプロセスで設計し評価を行った結果，1)の速度重視の 構成では，従来のDFFと比較して同等の電力で動作速度が5%向上できることが 明らかとなった． また，2)の電力重視の構成では，動作速度は従来のDFFと同等であるが，消費電力を25%削減可能であることが明らかとなった． |
| （英） | DFFs play important roles in the CMOS circuits because the performance of DFFs significantly affects the area and the power consumption of VLSI chips. In this paper, two types of Semi-static TSPC (True-single-phase clocking) DFFs using Split-output Latch suitable for standard cell based design are proposed. One is DSSTSPC DFF (Double Split-output Semi-static TSPC DFF), which achieves 5% less delay than conventional DFF. The other is SSSTSPC DFF (Single Split-output Semi-static TSPC DFF), which achieves 31% less area and 25% less power consumption than conventional DFF with 0.18um CMOS technology. |
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| キーワード | （和） | フリップフロップ / セミスタティック / True-single-phase clocking回路 / 低電力 / / / / |
| （英） | flip-flop / semi-static / true-single-phase clock circuit / low energy / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 432, VLD2010-125, pp. 51-56, 2011年3月. | |
| 資料番号 | VLD2010-125 | |
| 発行日 | 2011-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-125 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2011-03-02 - 2011-03-04 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | Okinawaken-Danjo-Kyodo-Sankaku Center |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | Split-output Latchを用いたSemi-static TSPC DFFの提案と評価 |
| サブタイトル（和） | |
| タイトル（英） | Semi-static TSPC DFF Using Split-output Latch |
| サブタイトル（英） | |
| キーワード(1)（和/英） | フリップフロップ / flip-flop |
| キーワード(2)（和/英） | セミスタティック / semi-static |
| キーワード(3)（和/英） | True-single-phase clocking回路 / true-single-phase clock circuit |
| キーワード(4)（和/英） | 低電力 / low energy |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中林 智之 / Tomoyuki Nakabayashi / ナカバヤシ トモユキ |
| 第1著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ |
| 第2著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 大野 和彦 / Kazuhiko Ohno / オオノ カズヒコ |
| 第3著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 近藤 利夫 / Toshio Kondo / コンドウ トシオ |
| 第4著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-03-03 09:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-125 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.432 |
| ページ範囲 | pp.51-56 |
| ページ数 | 6 |
| 発行日 | 2011-02-23 (VLD) |
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