講演抄録/キーワード |
講演名 |
2010-12-17 15:40
低エラーのLUTによる打切り乗算器の設計 ○ホアン ヴァン フック・範 公可(電通大) ICD2010-126 エレソ技報アーカイブへのリンク:ICD2010-126 |
抄録 |
(和) |
打切り乗算器を用いることで信号処理システムにおける乗算器の電力及面積を低減することができる。LUTによる打切り方法を用いて小面積かつ低エラーの8×8固定幅の打ち切り乗算器を提案する。 |
(英) |
Truncated multiplication is an efficient method to reduce area and power consumption of multipliers in signal processing systems. In this paper, we present a low area and low error 8×8 fixed width multiplier using LUT-based truncated method. The simulation and implementation results in FPGA hardware and Synopsys Design Compiler tool show that the proposed architecture outperforms the array and traditional truncated multipliers in both area efficiency and average error. |
キーワード |
(和) |
LUT / 打切り乗算器 / 小面積 / FPGA / / / / |
(英) |
LUT-based computation / truncated multiplier / low area digital hardware / FPGA / / / / |
文献情報 |
信学技報, vol. 110, no. 344, ICD2010-126, pp. 159-162, 2010年12月. |
資料番号 |
ICD2010-126 |
発行日 |
2010-12-09 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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