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| 講演抄録／キーワード | ||
| 講演名 | 2010-05-20 10:00 誘導結合を用いたプロセッサと複数メモリの三次元集積技術 ○佐圓 真・長田健一・大熊康介（日立）・島崎靖久（慶大/ルネサステクノロジ）・野々村 到（ルネサステクノロジ）・新津葵一・杉森靖史・小浜由範・春日一貴・黒田忠広（慶大）  VLD2010-5 |
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| 抄録 | （和） | 一枚のプロセッサチップと二枚のメモリチップを積層し、それらを誘導結合通信により接続する三次元集積技術を開発した。三次元の通信を小面積かつ低電力で行うためには、チップ間通信距離の削減、及び、通信に関係しないインダクタの誘導電流による信号強度劣化の抑制が、重要な技術課題に挙げられる。そこで、通信距離を削減するワイヤ埋め込み多層積層技術、及び、信号強度を向上させるインダクタ開放制御技術を開発した。通信用の回路およびインダクタの電力は1 pJ/b、面積は0.15mm2/Gbpsである。 |
| （英） | This paper describes a three-dimensional (3D) system integration of a fully functional processor chip and two memory chips by using inductive coupling. To attain a 3D communication link with a smaller area and lower power-consumption, shortening the link distance and preventing signal degradation due to unused inductors are important challenges. Therefore, we developed a new 3D-integrated wire-penetrated multi-layer structure for a shorter link distance and an open-skipped-inductor scheme for suppressing signal degradation. The power and area efficiency of the link are 1 pJ/b and 0.15 mm2/Gbps, respectively, which are the same as those of two-chip integration. | |
| キーワード | （和） | LSI積層 / 誘導結合通信 / プロセッサ / メモリ / / / / |
| （英） | 3D system integration / inductive coupling / processor / memory / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 36, VLD2010-5, pp. 43-47, 2010年5月. | |
| 資料番号 | VLD2010-5 | |
| 発行日 | 2010-05-12 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-5 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2010-05-19 - 2010-05-20 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 誘導結合を用いたプロセッサと複数メモリの三次元集積技術 |
| サブタイトル（和） | |
| タイトル（英） | 3D System Integration of Processor and Multi-Stacked SRAMs Using Inductive-Coupling Link |
| サブタイトル（英） | |
| キーワード(1)（和/英） | LSI積層 / 3D system integration |
| キーワード(2)（和/英） | 誘導結合通信 / inductive coupling |
| キーワード(3)（和/英） | プロセッサ / processor |
| キーワード(4)（和/英） | メモリ / memory |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 佐圓 真 / Makoto Saen / サエン マコト |
| 第1著者 所属（和/英） | 株式会社 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 長田 健一 / Kenichi Osada / オサダ ケンイチ |
| 第2著者 所属（和/英） | 株式会社 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第3著者 氏名（和/英/ヨミ） | 大熊 康介 / Yasuyuki Okuma / オオクマ ヤスユキ |
| 第3著者 所属（和/英） | 株式会社 日立製作所 (略称： 日立) Hitachi Ltd. (略称： Hitachi) |
| 第4著者 氏名（和/英/ヨミ） | 島崎 靖久 / Yasuhisa Shimazaki / シマザキ ヤスヒサ |
| 第4著者 所属（和/英） | 慶應義塾大学/株式会社 ルネサス テクノロジ (略称： 慶大/ルネサステクノロジ) Keio University/Renesas Technology (略称： Keio Univ./Renesas Technology) |
| 第5著者 氏名（和/英/ヨミ） | 野々村 到 / Itaru Nonomura / ノノムラ イタル |
| 第5著者 所属（和/英） | 株式会社 ルネサス テクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas Technology) |
| 第6著者 氏名（和/英/ヨミ） | 新津 葵一 / Kiichi Niitsu / ニイツ キイチ |
| 第6著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 杉森 靖史 / Yasufumi Sugimori / スギモリ ヤスフミ |
| 第7著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第8著者 氏名（和/英/ヨミ） | 小浜 由範 / Yoshinori Kohama / コハマ ヨシノリ |
| 第8著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第9著者 氏名（和/英/ヨミ） | 春日 一貴 / Kazutaka Kasuga / カスガ カズタカ |
| 第9著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第10著者 氏名（和/英/ヨミ） | 黒田 忠広 / Tadahiro Kuroda / クロダ タダヒロ |
| 第10著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-05-20 10:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-5 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.36 |
| ページ範囲 | pp.43-47 |
| ページ数 | 5 |
| 発行日 | 2010-05-12 (VLD) |
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