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| 講演抄録／キーワード | ||
| 講演名 | 2009-12-03 15:40 サイドチャネル攻撃対策手法の評価環境の構築 片下敏宏（産総研）・○堀 洋平（中大）・佐藤 証（産総研）  RECONF2009-46 |
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| 抄録 | （和） | 安全性が理論的に検証された暗号アルゴリズムであっても，実装の不備を突く物理的な攻撃によって秘密情報が漏洩する危険性がある．このような物理的な攻撃の1 つに，暗号を実装したハードウェアの発生する消費電力や電磁波などから内部の秘密情報を非破壊的に解析するサイドチャネル攻撃が挙げられる．我々はこれまでにサイドチャネル攻撃に対する安全性の評価実験のための標準評価FPGA (Field Programmable Gate Array) ボードを開発し研究機関への配布を行ってきた．近年ではサイドチャネル攻撃への対策の研究が盛んに行われているが，対策により回路規模は2倍以上増大することから，実装評価により大きなハードウェア容量が必要となっている．そこで，サイドチャネル攻撃対策を施した回路を実装評価に向け，より大きなハードウェア容量を持つFPGAを搭載する標準評価ボードSASEBO-GIIの開発を行った．本論文ではSASEBO-GIIの機能について詳解し，さらに，電力波形の測定や回路規模の評価を行い，従来のボードと比較することで，その有効性を検証した． |
| （英） | Cryptography used widely in electronic products is evaluated in terms of computationally-secure, however there is vulnerability of hardware modules to physical attacks by defective implementation of the cryptographic algorithm. Side-channel attacks, which are categorized as noninvasive physical attacks, are considered serious threats to cryptographic modules, and countermeasures and evaluation methods are researched. We have developed and distributed standard evaluation FPGA boards for Side-channel attack evaluation. We have also implemented several AES circuits with DPA countermeasures on the FPGA boards, although the countermeasures require at least 2 times as many logic gates as general AES circuit. The logic capacity of the board is not sufficient for the implementation of more advanced research. In this paper, we develop a new evaluation board in order to improve the functionality of the device. We evaluate the logic capacity and the analog characteristics for side-channel attack experiments and logic capability for countermeasure circuit by comparing between previous and new boards. | |
| キーワード | （和） | サイドチャネル攻撃 / 安全性評価環境 / 暗号回路 / FPGA / / / / |
| （英） | Cryptography / Side-channel attack / Standard evaluation environment / FPGA / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 320, RECONF2009-46, pp. 31-36, 2009年12月. | |
| 資料番号 | RECONF2009-46 | |
| 発行日 | 2009-11-26 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2009-46 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2009-12-02 - 2009-12-04 |
| 開催地（和） | 高知市文化プラザ |
| 開催地（英） | Kochi City Culture-Plaza |
| テーマ（和） | デザインガイア2009 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2009 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2009-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | サイドチャネル攻撃対策手法の評価環境の構築 |
| サブタイトル（和） | |
| タイトル（英） | Development of Standard Evaluation Environment for Side-channel Attacks and Countermeasures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | サイドチャネル攻撃 / Cryptography |
| キーワード(2)（和/英） | 安全性評価環境 / Side-channel attack |
| キーワード(3)（和/英） | 暗号回路 / Standard evaluation environment |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 片下 敏宏 / Toshihiro Katashita / カタシタ トシヒロ |
| 第1著者 所属（和/英） | 産業技術総合研究所 (略称： 産総研) National Institute of Advanced Industrial Science and Technology (略称： AIST) |
| 第2著者 氏名（和/英/ヨミ） | 堀 洋平 / Yohei Hori / ホリ ヨウヘイ |
| 第2著者 所属（和/英） | 中央大学研究開発機構 (略称： 中大) Chuo University (略称： Chuo Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 佐藤 証 / Akashi Satoh / サトウ アカシ |
| 第3著者 所属（和/英） | 産業技術総合研究所 (略称： 産総研) National Institute of Advanced Industrial Science and Technology (略称： AIST) |
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| 講演者 | 第2著者 |
| 発表日時 | 2009-12-03 15:40:00 |
| 発表時間 | 20分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2009-46 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.320 |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2009-11-26 (RECONF) |
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