講演抄録/キーワード |
講演名 |
2009-12-03 13:45
テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察 ○天野雄二郎・吉川祐樹・市原英行・井上智生(広島市大) VLD2009-54 DC2009-41 |
抄録 |
(和) |
LSI の微細化による過渡故障および永久故障の増加に伴い,LSIチップの歩留まり低下と市場不良の増加が問題となっている.
この問題に対して,冗長設計による救済技術や効率的なテスト容易化設計技術が開発されている\cite{itrs}.
本研究では,論理回路におけるテスト容易化設計と救済を目的とした冗長設計が,歩留まりと市場不良率に与える影響をモデル化し,
これらの設計技術と製造コストおよび信頼性の関係について議論する.
また,具体的な3つのテスト容易化設計手法と1つの冗長設計に対する提案モデルの適用例を示す. |
(英) |
For deep-submicron technology, the increase in transitive and permanent faults of LSIs is a critical problem due to the considerable loss of production
yield and the large increase in defect level\cite{itrs}. In this paper, we focus on repairable and testable designs of logic circuits, and propose a
new yield model, which represents the impacts of these designs on production yield and defect level. The proposed model is applied to three testable
designs and one repairable design to clarify the relationship between the designs and the production cost / reliability of LSIs. |
キーワード |
(和) |
歩留まり / 市場不良率 / テスト容易化設計 / 冗長設計 / / / / |
(英) |
yield / defect level / design-for-testability / repairable design / / / / |
文献情報 |
信学技報, vol. 109, no. 316, DC2009-41, pp. 89-94, 2009年12月. |
資料番号 |
DC2009-41 |
発行日 |
2009-11-25 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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