講演抄録/キーワード |
講演名 |
2009-03-13 15:15
各種3次元トランジスタを用いたシステムLSIのパターン面積縮小法 ○廣島 佑・渡辺重佳(湘南工科大) VLD2008-167 |
抄録 |
(和) |
FinFET,ダブルゲートなどの各種3次元トランジスタを用いて,代表的な論理回路である全加算器をNAND等の基本回路のみ,パスゲート,複合ゲートで設計した時の平面型に対するパターン面積縮小効果を見積もった.NAND等の基本回路のみで設計した平面型と比較して,複合ゲートで設計したFinFET,ダブルゲートトランジスタ,スタック型トランジスタがそれぞれ20.05%,18.39%,16.40%のパターン面積で設計することが可能である. |
(英) |
We designed 1 bit Full Adder with FinFET, Double-Gate transistor. FinFET, Double-Gate transistor, Stacked type transistor designed by composite gate can be reduced 20.05%, 18.39%, 16.40% compared with that using planar transistor designed by only NAND, Inverter. |
キーワード |
(和) |
FinFET / 独立したゲートを持つダブルゲートトランジスタ / スタック型3次元トランジスタ / 全加算器 / システムLSI / / / |
(英) |
FinFET / Independent-gate controlled Double-Gate transistor / Stacked type 3D transistor / Full adder / system LSI / / / |
文献情報 |
信学技報, vol. 108, no. 478, VLD2008-167, pp. 243-248, 2009年3月. |
資料番号 |
VLD2008-167 |
発行日 |
2009-03-04 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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