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| 講演抄録／キーワード | ||
| 講演名 | 2009-03-12 13:50 固定型ルーティングを実装したNoCの通信エネルギーを低減するハードマクロ配置手法 ○打越 寛（豊橋技科大）・杉原 真（豊橋技科大/JST）  VLD2008-147 |
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| 抄録 | （和） | 現在のSoC通信アーキテクチャの主流はバスであるが，配線遅延の影響でバスクロック周波数を上げることは困難であり，より高性能なオンチップ通信アーキテクチャが求められている． Network-on-Chip(NoC)はバスに代わるオンチップ通信アーキテクチャの一つでハードマクロにルータを接続し，ルータ同士を接続したネットワークで通信を行う． 本研究では経路が一意に決まる固定型ルーティングに基いて，高頻度に通信が行なわれるハードマクロを近距離に配置して通信ホップ数を低減するトポロジを決定する手法を提案する． 提案手法によって決定されたトポロジを二次元メッシュトポロジに展開することで最適な配置を決定し，配置結果からNoCシミュレータによる実験を行った． 実験の結果，最適な配置は最悪な配置結果と比べて通信ホップ数を65％低減できた． |
| （英） | An on-chip bus architecture is utilized as a communication architecture of a System-on-a-Chip. It is difficult to increase a bus clock frequency because of a wiring delays. High-performance on-chip communication architecture is demanded. Network-on-Chip (NoC) is one of on-chip communication architectures, an alternative to bus architecture. An NoC is made of connects to router to router, router to hardmacro. This paper presents a hardmacro placement method which optimizes network topology so that communication energy is minimized. Two hardmacros which frequently communicate with each other are placed closely so that it takes fewer communication hops. Our hardmacro placement method places a pair of hardmacros which frequently communicate with each other closely so that the hardmacros communicate with low energy. Our experimental results show that reduced 65% of communication hops from worst placement result. |
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| キーワード | （和） | ネットワークオンチップ / 通信エネルギー / 配置 / 最適化 / / / / |
| （英） | Network-on-Chip / NoC / communication energy / placement / optimization / / / | |
| 文献情報 | 信学技報, vol. 108, no. 478, VLD2008-147, pp. 123-128, 2009年3月. | |
| 資料番号 | VLD2008-147 | |
| 発行日 | 2009-03-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-147 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2009-03-11 - 2009-03-13 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for a System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 固定型ルーティングを実装したNoCの通信エネルギーを低減するハードマクロ配置手法 |
| サブタイトル（和） | |
| タイトル（英） | A hardmacro placement approach to reduce communication energy for deterministic-routing-based NoC |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(2)（和/英） | 通信エネルギー / NoC |
| キーワード(3)（和/英） | 配置 / communication energy |
| キーワード(4)（和/英） | 最適化 / placement |
| キーワード(5)（和/英） | / optimization |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 打越 寛 / Hiroshi Uchikoshi / ウチコシ ヒロシ |
| 第1著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) Toyohashi University of Technology (略称： Toyohashi Univ. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 杉原 真 / Makoto Sugihara / スギハラ マコト |
| 第2著者 所属（和/英） | 豊橋技術科学大学/JST-CREST (略称： 豊橋技科大/JST) Toyohashi University of Technology/JST-CREST (略称： Toyohashi Univ. of Tech./JST-CREST) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-03-12 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-147 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.123-128 |
| ページ数 | 6 |
| 発行日 | 2009-03-04 (VLD) |
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