講演抄録/キーワード |
講演名 |
2009-01-30 12:20
組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法 ○吉田陽信・戸川 望・柳澤政生・大附辰夫(早大)・橘 昌良(高知工科大) VLD2008-115 CPSY2008-77 RECONF2008-79 |
抄録 |
(和) |
マルチレイヤ構造をとるバスアーキテクチャを対象とし,特定のアプリケーションに適した構成を選択するためのバスアーキテクチャ最適化手法を提案する.入力としてプロセッサシミュレータから取得したアプリケーションのトレースデータと時間制約を与え,まずメモリアクセス競合を考慮せずにトレースデータから求めたデータ転送時間によって制約を満たす可能性のある構成を限定する.その後,各構成についてメモリアクセス競合を考慮したスケジューリングをすることで,制約を満たすか否かを判定をする.この時,面積の小さい構成から大きい構成の順に探索することにより面積を最小とする構成を能率良く発見することができる.計算機実験を行った結果からマルチレイヤ構造のバスを面積が同等と考えられる共有バスと比較し,有効性を確認した.また提案する探索範囲削減手法は一般的な全探索手法と比較し,8.55倍高速に最適解を求められることを示した. |
(英) |
In this paper, we propose an on-chip bus optimization algorithm for a multi-layer bus architecture. Our algorithm efficiently searches for an optimal selection of the number and bit-size of buses, CPU-bus connection topology, and the priority of each CPU subject to the time constraint for given embedded applications. It is necessary to estimate the running time of applications with taking into consideration the effect of memory access conflict. Before taking into consideration the effect of memory access conflict, our approach removes configurations which violate the constraints. By reducing the design space in this way we can obtain an optimal configuration in shorter time. Our algorithm is 8.55 faster compared to the exhaustive approach. |
キーワード |
(和) |
MPSoC / バスアーキテクチャ最適化 / 組み込みシステム / / / / / |
(英) |
MPSoC / Bus Architecture Optimization / Embedded System / / / / / |
文献情報 |
信学技報, vol. 108, no. 412, VLD2008-115, pp. 141-146, 2009年1月. |
資料番号 |
VLD2008-115 |
発行日 |
2009-01-22 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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