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| 講演抄録／キーワード | ||
| 講演名 | 2007-09-07 14:20 格子篩に基づく数体篩法のFPGA実装 下山武司・伊豆哲也・○小暮 淳（富士通）  ISEC2007-84 |
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| 抄録 | （和） | 素因数分解の困難性については、従来ソフトウェアによる評価が中心となって行なわれてきたが、最近では専用ハードウェアによる評価が注目されている。伊豆らは 2006 年に Xilinx 社の FPGA を用い、768 bit 合成数までをターゲットとした素因数分解ハードウェア専用装置 CAIRN 2 を開発している。ただし CAIRN 2 は、線形篩法と呼ばれる手法をベースに実装されているため、処理性能の面で、必ずしも最適とは言えなかった。本論文では、より性能を向上させた素因数分解ハードウェア装置 CAIRN 3 について報告する。CAIRN 3 は、線形篩法に代わり格子篩法を用いたことにより、CAIRN 2 に比べて性能の面で 38 倍の効率化を達成しており、また本装置を1台用いた場合、RSA768の分解に約 270 年必要であることが見積もられたことを述べる。 |
| （英） | The hardness of the integer factorization problem assures the security of some public-key cryptosystems including RSA, and the number field sieve method (NFS), the most efficient algorithm for factoring large integers currently,is a threat for such cryptosystems. Recently, Izu et al.\ developed a dedicated sieving device CAIRN 2 with Xilinx's FPGA which is designed to handle up to 768-bit integers. However, since CAIRN 2 uses the line sieving, it is not optimized from the viewpoint of the efficiency. In this paper, we report some results of an FPGA-based sieving hardware CAIRN 3 with the lattice sieving. In the experimental sieving for a 768-bit integer (RSA768),CAIRN 3 is about 38 times faster than CAIRN 2. It is estimated that the full sieving for RSA768 requires about 270 years with single CAIRN 3. | |
| キーワード | （和） | 素因数分解 / 数体篩法 / 篩処理 / ハードウェア / FPGA / / / |
| （英） | Integer factorization / the number field sieve method (NFS) / the sieving step / implementation / FPGA / / / | |
| 文献情報 | 信学技報, vol. 107, no. 209, ISEC2007-84, pp. 77-83, 2007年9月. | |
| 資料番号 | ISEC2007-84 | |
| 発行日 | 2007-08-31 (ISEC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ISEC2007-84 |
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| 研究会情報 | |
| 研究会 | ISEC |
| 開催期間 | 2007-09-07 - 2007-09-07 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ISEC |
| 会議コード | 2007-09-ISEC |
| 本文の言語 | 日本語 |
| タイトル（和） | 格子篩に基づく数体篩法のFPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | CAIRN3: An FPGA Implementation of the Sieving Step with the Lattice Sieving |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 素因数分解 / Integer factorization |
| キーワード(2)（和/英） | 数体篩法 / the number field sieve method (NFS) |
| キーワード(3)（和/英） | 篩処理 / the sieving step |
| キーワード(4)（和/英） | ハードウェア / implementation |
| キーワード(5)（和/英） | FPGA / FPGA |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 下山 武司 / Takeshi Shimoyama / シモヤマ タケシ |
| 第1著者 所属（和/英） | 富士通株式会社 (略称： 富士通) FUJITSU Limited (略称： FUJITSU) |
| 第2著者 氏名（和/英/ヨミ） | 伊豆 哲也 / Tetsuya Izu / イズ テツヤ |
| 第2著者 所属（和/英） | 富士通株式会社 (略称： 富士通) FUJITSU Limited (略称： FUJITSU) |
| 第3著者 氏名（和/英/ヨミ） | 小暮 淳 / Jun Kogure / コグレ ジュン |
| 第3著者 所属（和/英） | 富士通株式会社 (略称： 富士通) FUJITSU Limited (略称： FUJITSU) |
| 第4著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第3著者 |
| 発表日時 | 2007-09-07 14:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ISEC |
| 資料番号 | ISEC2007-84 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.209 |
| ページ範囲 | pp.77-83 |
| ページ数 | 7 |
| 発行日 | 2007-08-31 (ISEC) |
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