Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2011-40
A transistor-level symmetrical layout generation method for analog device
○Bo Yang・Qing Dong・Jing Li・Shigetoshi Nakatake（Univ. of Kitakyushu）
pp. 1 - 4
VLD2011-41
CMOS Op-amp Circuit Synthesis with Geometric Programming Models for Layout-Dependent Effects
○Yu Zhang・Gong Chen・Qing Dong・Jing Li・Bo Yang・Shigetoshi Nakatake（Univ. of Kitakyushu）
pp. 5 - 10
VLD2011-42
MSA: Mixed Stochastic Algorithm for Placement with Larger Solution Space
○Yiqiang Sheng（Tokyo Inst. of Tech.）・Atsushi Takahashi（Osaka Univ.）・Shuichi Ueno（Tokyo Inst. of Tech.）
pp. 11 - 16
VLD2011-43
Analytical Placement for Closed-Symmetrical Placement
○Yasuhiro Takashima・Yusuke Oya（Univ. of Kitakyushu）
pp. 17 - 22
VLD2011-44
集合対間配線問題に関する一考察
○高橋篤司（阪大）
pp. 23 - 28
VLD2011-45
［招待講演］絆：正当な配線と素直な配置
○梶谷洋司（北九州市大）
pp. 29 - 30
VLD2011-46
Network On Chipのリコンフィギュアブルレイアウト
○中村祐一（NEC）
pp. 31 - 36
VLD2011-47
再構成可能デバイスMPLDの配置設計におけるネット単位ムーブ手法の検討と評価
○稲木雅人・中村政智・弘中哲夫（広島市大）・石黒 隆（太陽誘電）
pp. 37 - 42
VLD2011-48
FPGAを対象としたネットワークオンチップアーキテクチャの設計手法の提案
○方波見英基・齋藤 寛（会津大）
pp. 43 - 48
VLD2011-49
組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価
○綾部秀紀・吉村正義・松永裕介（九大）
pp. 49 - 54
VLD2011-50
パイプライン化アレイプロセッサによるSmith-Watermanアルゴリズムの高速化
○田中飛鳥・石川 淑・宮崎敏明（会津大）
pp. 55 - 59
VLD2011-51
Multi-Domain Clock Skew Scheduling-Aware High-Level Synthesis
○Keisuke Inoue・Mineo Kaneko（JAIST）
pp. 61 - 66
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．