| No | 83540 |
|---|---|
| 標題（和） | 3次元鎖符号のデコ-ダ構成法に関して |
| 標題（英） | Construction of Decoder of 3-Dimensional Ring Code |
| 研究会名（和） | 通信方式 |
| 研究会名（英） | Communication Systems |
| 開催年月日 | 1997-01-31 |
| 終了年月日 | 1997-01-31 |
| 会議種別コード | 2 |
| 共催団体名（和） | |
| 資料番号 | CS96-144 |
| 抄録（和） | 本論文では、10^<-2>〜10^<-1>といった高誤り率環境下においても、良好な訂正能力を有する3次元鎖符号のデコ-ダの構成法に関して提案する。従来、鎖符号の訂正法には「パリティラインによる訂正法」が用いられてきたが、この訂正法を用いてデコ-ダを作成すると、符号語へのアクセス回数が増加するため、デコ-ダの訂正速度が低下する。そこで、本デコ-ダでは従来の訂正法を改良した「シンドロ-ム面による訂正法」を用いて誤り訂正を行う。本デコ-ダはハ-ドウェア記述言語を用い、実験用基板のFPGA上に構成される。また本システムは、符号語を作成するコンピュ-タ、デコ-ダ及び符号語を記憶するメモリ・ボ-ドより構成される。 |
| 抄録（英） | 3-dimensional Ring Code has a good ability which works under bad channel condition. In this paper, we propose a construction of decoder of 3-dimensional Ring Code. We have used "parity check lines" as a method of correcting errors. But when we implement 3-dimensional Ring Code by this method, the decoding speed gets down by reason that number of accesses to the Ring Code increase. Then we introduce "syndrome plains" to the decoder of high throughput error correction. The decoder is described by Hardware Description Language and is implemented by FPGA. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.96 No.505 |
| ページ開始 | 25 |
| ページ終了 | 30 |
| キーワード（和） | 高い誤り率 |
| キーワード（英） | high bit error rate |
| 本文の言語 | JPN |
| 著者（和） | 畑雅恭 |
| 著者（ヨミ） | ハタマサヤス |
| 著者（英） | Hata Masayasu |
| 所属機関（和） | |
| 所属機関（英） | |
| 著者（和） | 内匠逸 |
| 著者（ヨミ） | タクミイチ |
| 著者（英） | Takumi Ichi |
| 所属機関（和） | |
| 所属機関（英） | |
| 著者（和） | 山口栄作 |
| 著者（ヨミ） | ヤマグチエイサク |
| 著者（英） | Yamaguchi Eisaku |
| 所属機関（和） | 名古屋工業大学 |
| 所属機関（英） | Nagoya Institute of Technology |
| 著者（和） | 田口正直 |
| 著者（ヨミ） | タグチマサナオ |
| 著者（英） | Taguchi Masanao |
| 所属機関（和） | 名古屋工業大学 |
| 所属機関（英） | Nagoya Institute of Technology |
| 著者（和） | 安藤章敏 |
| 著者（ヨミ） | アンドウアキトシ |
| 著者（英） | Andoh Akitoshi |
| 所属機関（和） | 名古屋工業大学 |
| 所属機関（英） | Nagoya Institute of Technology |