No |
69758 |
標題(和) |
VHDLによるCSD乗算器のトップダウン設計-2次元格子形フィルタの実現- |
標題(英) |
The Top-down Design of the CSD Multipliers by VHDL-The Hardware Implementation of Two-Dimensional Lattice Filter- |
研究会名(和) |
ディジタル信号処理; 通信方式 |
研究会名(英) |
Digital Signal Processing ; Communication Systems |
開催年月日 |
1996-01-25 |
終了年月日 |
1996-01-26 |
会議種別コード |
2 |
共催団体名(和) |
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資料番号 |
DSP95-142 // CS95-165 |
抄録(和) |
先に筆者らは,2次元4分の1平面格子形フィルタの一応用として,所望の2次元振幅特性仕様が与えられた場合,同特性を実現し得る2次元格子形フィルタの統計的設計手法を示したが,ハ-ドウェア実現までには至らなかった。本論文では,数値表現を正準サインデジット表現に変換することにより乗算器のゲ-ト数削減を行なうと共に,同乗算器を用いた2次元格子形フィルタを構築する。なお,正準サインデジット表現による乗算器の構成等については,ハ-ドウェア記述言語(VHDL)を用いたトップダウン手法を用いる。 |
抄録(英) |
In previous paper, the authors, realized the prescribed frequency characteristics by a two-dimensional lattice filter, but the hardware implementation of this filter was considered. The purpose of this paper is to reduce the number of gates of fixed-point digital multipliers using a hardware description language and then construct the two-dimensional lattice filter with these multipliers. |
収録資料名(和) |
電子情報通信学会技術研究報告 |
収録資料の巻号 |
Vol.95 No.486,487,488,489 |
ページ開始 |
31 |
ページ終了 |
34 |
キーワード(和) |
乗算器 |
キーワード(英) |
Multiplier |
本文の言語 |
JPN |
著者(和) |
尾知博 |
著者(ヨミ) |
オチヒロシ |
著者(英) |
Ochi Hiroshi |
所属機関(和) |
琉球大学工学部電気電子工学科 |
所属機関(英) |
Dept.of Electrical and Electronics Engineering,Faculty of Engineering,University of Ryukyus |
著者(和) |
翁長健 |
著者(ヨミ) |
オナガケン |
著者(英) |
Onaga Ken |
所属機関(和) |
琉球大学工学部電気電子工学科 |
所属機関(英) |
Dept.of Electrical and Electronics Engineering,Faculty of Engineering,University of Ryukyus |
著者(和) |
山下勝己 |
著者(ヨミ) |
ヤマシタカツミ |
著者(英) |
Yamashita katsumi |
所属機関(和) |
琉球大学工学部電気電子工学科 |
所属機関(英) |
Dept.of Electrical and Electronics Engineering,Faculty of Engineering,University of Ryukyus |