| No | 54079 |
|---|---|
| 標題（和） | タップ選択を行うViterbi等化器 |
| 標題（英） | Tap Selectable Viterbi Equalizer. |
| 研究会名（和） | 回路とシステム; 通信方式; ディジタル信号処理 |
| 研究会名（英） | Circuits and Systems; Communication Systems; Digital Signal Processing |
| 開催年月日 | 1994-03-14 |
| 終了年月日 | 1994-03-15 |
| 会議種別コード | 2 |
| 共催団体名（和） | 電気学会 |
| 資料番号 | CAS93-113 // CS93-187 // DSP93-111 |
| 抄録（和） | 本稿では、Viterbi等化器において、通信路推定器で求められた通信路の等価タップ付遅延線モデル(Tapped Delay Lines:TDL)から系列推定に影響の大きいタップだけを選択して用いることにより、メトリックの計算回数、パスの選択回数を減少させる方式を提案する。また、タップ数の可変化、2重モ-ド等化を採り入れ、特性を改善させる方式を検討し、計算機シミュレ-ションにより評価する。 |
| 抄録（英） | This paper proposes ″Tap Selectable Viterbi Equalizer″,which has the capability of reducing of the number both path metric caluculations and the number of path selections.The taps that contribute corrext data sequense estimation,axe selected in the equivalent tapped delay line channel model which can be obtained by the channel estimator.We also considered a method of vqrying the number of the taps in one burst-frame,a method of dual mode equalization,and their combinations.Computer simulation shows their bit error performance improvement. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.93 No.509-514 |
| ページ開始 | 65 |
| ページ終了 | 72 |
| キーワード（和） | タップ選択 |
| キーワード（英） | Tap Selection |
| 本文の言語 | JPN |
| 著者（和） | 河野隆二 |
| 著者（ヨミ） | コウノリュウジ |
| 著者（英） | Kohno Ryuji |
| 所属機関（和） | 横浜国立大学工学部電子情報工学科 |
| 所属機関（英） | Division of Elec.and Comp.Engineering,Faculty of Engineering,Yokohama National Unversity |
| 著者（和） | 石井直人 |
| 著者（ヨミ） | イシイナオト |
| 著者（英） | Ishii Naoto |
| 所属機関（和） | 横浜国立大学工学部電子情報工学科 |
| 所属機関（英） | Division of Elec.and Comp.Engineering,Faculty of Engineering,Yokohama National Unversity |
| 著者（和） | 小田村聡 |
| 著者（ヨミ） | オダムラサトシ |
| 著者（英） | Odamura Satoshi |
| 所属機関（和） | 横浜国立大学工学部電子情報工学科 |
| 所属機関（英） | Division of Elec.and Comp.Engineering,Faculty of Engineering,Yokohama National Unversity |