| No | 28490 |
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| 標題（和） | 64kb/s TV Codec ハ-ドウェア構成の一検討 |
| 標題（英） | A Consideration on Hardware Architecture for 64kb/s TV Codec |
| 研究会名（和） | 通信方式; 画像工学 |
| 研究会名（英） | Communication Systems; Image Engineering |
| 開催年月日 | 1987-12-18 |
| 終了年月日 | 1987-12-18 |
| 会議種別コード | 2 |
| 共催団体名（和） | |
| 資料番号 | CS87-117,IE87-97 |
| 抄録（和） | 1988年に制定予定の384K TV Codecの国際標準化案の思想(動き補償フレ-ム間予測+直交変換)に合致する、64K TV Codecを開発・試作した。「動きベクトルの符号語長に対応した回数の探索を行なう多段階動き補償フレ-ム間予測」,「可変長符号割当回路へのμプロセッサの導入」等の工夫を行なった。この結果、装置の小型経済化(300×300mmの基板で送受信機各5枚),高い画質,静止画用等の他のTV Codecとの相互通信が容易,等の特徴を得ることができた。 |
| 抄録（英） | This paper descrites a new harduare architecture for a 64kb, s TV codec, The basic coding algorithm uses a combination of Motion Compensated Interframe Prediction(MC)and Transform coding,such as DCT,in keeping with 384kb/s TV Codec that will go into effect next year.An experimental prototype of the coder and Decoder can be realized using as few as five 300×300mm boards for each. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | CS87-111〜123 Vol.87,No.305, IE87-91〜103 Vol.87,No.306 |
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| ページ終了 | |
| キーワード（和） | 64kb/s |
| キーワード（英） | 64kb/s |
| 本文の言語 | JPN |
| 著者（和） | 吹抜敬彦 |
| 著者（ヨミ） | フキヌキタカヒコ |
| 著者（英） | Fukinuki Takahiko |
| 所属機関（和） | 日立製作所中央研究所 |
| 所属機関（英） | Central Research Laboratory,Hitachi. |
| 著者（和） | 木村淳一 |
| 著者（ヨミ） | キムラジュンイチ |
| 著者（英） | Kimura Junichi |
| 所属機関（和） | 日立製作所中央研究所 |
| 所属機関（英） | Central Research Laboratory,Hitachi. |
| 著者（和） | 井澤裕司 |
| 著者（ヨミ） | イザワユウジ |
| 著者（英） | Izawa Yuji |
| 所属機関（和） | 日立製作所中央研究所 |
| 所属機関（英） | Central Research Laboratory,Hitachi. |
| 著者（和） | 滝沢正明 |
| 著者（ヨミ） | タキザワマサアキ |
| 著者（英） | Takizawa Masaaki |
| 所属機関（和） | 日立製作所中央研究所 |
| 所属機関（英） | Central Research Laboratory,Hitachi. |