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No 27686
標題(和) 高速・高利得・高符号化率1チップビタビ復号器LSI-キ-テクノロジ-とパイロットチップの特性-
標題(英) High-speed,High-gain and High-coding-rate Viterbi decoder on Single Chip VLSI-Key Technologies and the Performance of Pilotchip VLSI-
研究会名(和) 衛星通信; 通信方式
研究会名(英) Satellite Telecommunications; Communication Systems
開催年月日 1992-01-31
終了年月日 1992-01-31
会議種別コード 2
共催団体名(和)
資料番号 SAT91-110 // CS91-107
抄録(和) ビタビ復号器LSI1チップ当たりの搭載ゲ-ト数が膨大になると消費電力が極めて大きくなり,トランジスタの接合温度により最高動作速度が制限される.そこで,本報告では高速・高利得・高符号化率1チップビタビ復号器LSIを実現するキ-テクノロジ-である低消費電力化技術及び高速化技術について高符号化率ビタビ復号器のSST型化,2^n(n>1)者択-パスメモリ回路及び高機能化パスメモリ回路を提案する.
抄録(英) This paper proposes a universal-coding-rate scarce-state-transition (UC-SST) Viterbi decoder to realize high-speed one-chip forward error correction (FEC) CMOS LSIC.To reduce power dissipation of high-coding-rate Viterbi decoders,the proposed decoder expands a scarce-state-transition (SST) Viterbi decoding scheme from coding rate 1, 2 to any higher coding rate decoders.In order to employ SST Viterbi decoding scheme for high-coding-rate convolutional codes,a pre-decoding scheme for the convolutional codes is newly developed.The computer simulation results show drastic reduction of the ON-OFF switching of CMOS gates (60% reduction at Pe=1x10^<-4>,R=7/8) and proportional power dissipation reduction is expected.Moreover,the SST scheme applied for high-coding-rate decoders shows more power dissipation reduction than that of coding rate 1/2 decoders.
収録資料名(和) 電子情報通信学会技術研究報告
収録資料の巻号 Vol.91 No.461,462
ページ開始 43
ページ終了 48
キーワード(和) 衛星通信
キーワード(英) Satellite Communication
本文の言語 JPN
著者(和) 加藤修三
著者(ヨミ) カトウシュウゾウ
著者(英) Kato Shuzo
所属機関(和) NTT
所属機関(英) NTT
著者(和) 久保田周治
著者(ヨミ) クボタシュウジ
著者(英) Kubota Shuji
所属機関(和) NTT
所属機関(英) NTT
著者(和) 本田俊二
著者(ヨミ) ホンダシュンジ
著者(英) Honda Shunji
所属機関(和) NTT
所属機関(英) NTT
著者(和) 川添雄彦
著者(ヨミ) カワゾエカツヒコ
著者(英) Kawazoe Katsuhiko
所属機関(和) NTT
所属機関(英) NTT

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