| No | 27614 |
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| 標題（和） | 可変プロセッサ容量における入力バッファ制限方式の性能についての数学的研究 |
| 標題（英） | A Numericul Investigation On the performance of an Input Buffer Limiting Scheme Under Varging Processor Capacities |
| 研究会名（和） | 衛星通信; 交換システム; 情報ネットワ-ク; 通信方式 |
| 研究会名（英） | Satellite Telecommunications; Switching Systems Engineering; Information Networks; Communication Systems |
| 開催年月日 | 1991-07-17 |
| 終了年月日 | 1991-07-19 |
| 会議種別コード | 2 |
| 共催団体名（和） | Asia & Pacific Areas Assembly for Communications Systems |
| 資料番号 | SAT91-32 // SSE91-37 // IN91-37 // CS91-41 |
| 抄録（和） | |
| 抄録（英） | This paper investigates the performance parameters of a node,subjected to the Input Buffer Limiting(IBL)scheme,for various buffer capacities and processor service rates.The degradation in the service rate of the output channel processor is expressed in terms of a non-linear function of the blocking probability of transit messages.The numerical approach employed for the estimation of the performance parameters is the same as that suggested in £7 .It is found that,if the retransmission is allowed till the packet is successfully transmitted,performance degradation appears to be inevitable irrespective of the capacities of the nodal processor and output channel processor,and the total buffer capacity.The active life of a node with a typical configuration is studied by simulation.A suitable performance index is suggested to assess the performance of dead-lock prone nodes. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.91 No.131〜142 |
| ページ開始 | 31 |
| ページ終了 | 36 |
| キーワード（和） | |
| キーワード（英） | BLOCKING |
| 本文の言語 | ENG |
| 著者（和） | 野口正一 |
| 著者（ヨミ） | ノグチショウイチ |
| 著者（英） | Noguchi Shouichi |
| 所属機関（和） | 東北大学 |
| 所属機関（英） | Tohoku University. |
| 著者（和） | 小野里好邦 |
| 著者（ヨミ） | オノザトヨシクニ |
| 著者（英） | Onozato Yoshikuni |
| 所属機関（和） | 電気通信大学 |
| 所属機関（英） | The University of Elecltro-Communications |
| 著者（和） | カニイルジャイデヴ |
| 著者（ヨミ） | カニイルジャイデヴ |
| 著者（英） | Kaniyil Jaidev |
| 所属機関（和） | 電気通信大学 |
| 所属機関（英） | The University of Elecltro-Communications |