| No | 27513 |
|---|---|
| 標題（和） | ヘッダ誤り制御によるセル同期回路構成法の検討 |
| 標題（英） | Desighn of cell delineation circuit using header error control bits |
| 研究会名（和） | 衛生通信; 通信方式 |
| 研究会名（英） | Satellite Telecommunications; Communication Systems |
| 開催年月日 | 1989-11-17 |
| 終了年月日 | 1989-11-17 |
| 会議種別コード | 2 |
| 共催団体名（和） | |
| 資料番号 | SAT89-41 // CS89-70 |
| 抄録（和） | 本論文は、ATM伝達網における、セルヘッダ内のCRC(Cyclie Redundancy Check)ビットを利用したセル同期回路構成法について述べている。まず、セル同期回路を構成するための外部条件を明らかにし、ビット同期情報だけからセル同期を確立する場合における低速領域、高速領域それぞれに適する回路構成法を述べ、次にオクチッド同期情報が与えられる場合における最適セル同期回路構成法を述べる。最後に、セル同期保護回路の構成法を述べる。ビット同期情報のみが与えられる場合には、フィ-トバックル-プ40回分のCRC演算を一度に行うCRC回路を用いた1ビット即時シフト方式が低速領域で適し、高速領域では間引き検出形が適する。オクテット同期情報が与えられる場合には間引き検出形が適する。 |
| 抄録（英） | |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.89 No.293,294 |
| ページ開始 | 25 |
| ページ終了 | 30 |
| キーワード（和） | ATM |
| キーワード（英） | ATM |
| 本文の言語 | JPN |
| 著者（和） | 龍野秀雄 |
| 著者（ヨミ） | タツノヒデオ |
| 著者（英） | Tatsuno Hideo |
| 所属機関（和） | NTT伝送システム研究所 |
| 所属機関（英） | NTT Transmission System Laboratories |
| 著者（和） | 豊島鑑 |
| 著者（ヨミ） | トヨシマカン |
| 著者（英） | Toyoshima Kan |
| 所属機関（和） | NTT伝送システム研究所 |
| 所属機関（英） | NTT Transmission System Laboratories |