| No | 214160 |
|---|---|
| 標題（和） | A Time-Interleave Pipelined SAR ADC Using Amplifier Sharing Technique |
| 標題（英） | A Time-Interleave Pipelined SAR ADC Using Amplifier Sharing Technique |
| 研究会名（和） | 回路とシステム, 通信方式, 信号処理 |
| 研究会名（英） | Circuits and Systems, Communication Systems, Signal Processing |
| 開催年月日 | 2012-03-08 |
| 終了年月日 | 2012-03-09 |
| 会議種別コード | 5 |
| 共催団体名（和） | |
| 資料番号 | CAS2011-128, SIP2011-148, CS2011-120 |
| 抄録（和） | |
| 抄録（英） | An eight-channel time-interleaved ADC with individual reference voltage buffers is presented. Each channel consists of buffer amplifier and two successive approximation ADC (SAR ADC) in a pipeline configuration. The proposed architecture shares an amplifier between the voltage buffer and the residue amplifier. The amplifier sharing technique achieves better isolation between the individual channels while minimizing the additional circuit. Over one bit redundancy is implemented to compensate the process variation of the MOM capacitance.\r\nFabricated in 65nm CMOS with an active area of 0.36mm^2, the prototype chip achieves a peak SNDR of 32.3dB(single-channel) at 60MS/s and 26dB(time-interleave) at 480MS/s sampling rate and has a power consumption of 6mW. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.111, No.465,466,467 |
| ページ開始 | 121 |
| ページ終了 | 124 |
| キーワード（和） | |
| キーワード（英） | Time-interleaved,SAR,ADC,low-power |
| 本文の言語 | ENG |
| 著者（和） | 古田雅則 |
| 著者（ヨミ） | フルタ マサノリ |
| 著者（英） | Masanori Furuta |
| 所属機関（和） | 株式会社東芝 研究開発センター |
| 所属機関（英） | Toshiba Corporation |
| 著者（和） | 小川太一 |
| 著者（ヨミ） | オガワ タイチ |
| 著者（英） | Taichi Ogawa |
| 所属機関（和） | 株式会社東芝 研究開発センター |
| 所属機関（英） | Toshiba Corporation |
| 著者（和） | 板倉哲朗 |
| 著者（ヨミ） | イタクラ テツロウ |
| 著者（英） | Tetsuro Itakura |
| 所属機関（和） | 株式会社東芝 研究開発センター |
| 所属機関（英） | Toshiba Corporation |