| No | 200469 |
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| 標題（和） | ［ポスター講演］動的可変パイプライン方式の提案とプロセッサの低消費電力化への応用 |
| 標題（英） | [Poster Presentation] Low Power Processor Architecture based on a Dynamic Reconfigurable Scheme in Pipeline Stages |
| 研究会名（和） | 信号処理, 回路とシステム, 通信方式 |
| 研究会名（英） | Signal Processing, Circuits and Systems, Communication Systems |
| 開催年月日 | 2010-03-01 |
| 終了年月日 | 2010-03-02 |
| 会議種別コード | 5 |
| 共催団体名（和） | |
| 資料番号 | CAS2009-120, SIP2009-165, CS2009-115 |
| 抄録（和） | パイプラインステージをプロセッサの負荷に応じて動的に結合するパイプライン方式を提案する．既存のDVFS （Dynamic Voltage and Frequency Scaling）なる，プロセッサの負荷に応じて電源電圧と周波数を変更する技術と提案方式を組み合わせて適用すれば，低負荷時に，よりプロセッサの速度を抑えることができ更なる低消費電力化が期待できる．シミュレーションによりDVFSのみ適応した場合と本手法も適応した場合とでは消費電力を削減できることが示された． |
| 抄録（英） | A processor architecture which can execute instructions in dynamic reconfigurable pipeline manner is proposed. By help of dynamic supply voltage and clock frequency scaling (DVFS), the processor can save further power consumption, when consecutive pipeline stages are bundled. The simulation result shows that power consumption can be reduced. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.109, No.434,435,436 |
| ページ開始 | 237 |
| ページ終了 | 238 |
| キーワード（和） | プロセッサアーキテクチャ,低消費電力,DVFS,Wave pipeline |
| キーワード（英） | Processor Architecture,Low power processor,DVFS,Wave pipeline |
| 本文の言語 | JPN |
| 著者（和） | 大木将史 |
| 著者（ヨミ） | オオキ マサシ |
| 著者（英） | Masashi Ohki |
| 所属機関（和） | 東京工業大学 |
| 所属機関（英） | Tokyo Institute of Technology |
| 著者（和） | 杉野暢彦 |
| 著者（ヨミ） | スギノ ノブヒコ |
| 著者（英） | Nobuhiko Sugino |
| 所属機関（和） | 東京工業大学 |
| 所属機関（英） | Tokyo Institute of Technology |