| No | 187670 |
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| 標題（和） | ［ポスター講演］第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築 |
| 標題（英） | [Poster Presentation] On a parallel architecture towards TOPS DSP built by a first-generation DSP |
| 研究会名（和） | 通信方式, 信号処理, 回路とシステム |
| 研究会名（英） | Communication Systems, Signal Processing, Circuits and Systems |
| 開催年月日 | 2008-03-06 |
| 終了年月日 | 2008-03-07 |
| 会議種別コード | 5 |
| 共催団体名（和） | |
| 資料番号 | CAS2007-148, SIP2007-223, CS2007-113 |
| 抄録（和） | 超並列DSPアーキテクチャの利点とこの利点を活用した超並列DSP[1]、[2]をFPGAにより実現した。プログラム可能なDSPでは、多くの分岐条件やジャンプがある場合、パイプラインやVLIWによる高速化を行うと、無駄なNOP命令を大量に発生する。これは効率を悪くするため、消費電力的に不利である。よって、パイプラインを用いていないDSPで超並列アーキテクチャを考える。まず、第一世代のDSPを当時のクロックのままFPGA(Virtex4)で実現した。但し、最近のLSIでは、電源電圧は熱雑音等により1V以下には出来ない。また、FPGA化した超並列DSPは、パイプライン化しなくても動作周波数として余裕がある。このため、クロック周波数を3倍に上げる。この結果、第一世代DSPを約300個相当実現できた。 |
| 抄録（英） | This paper describes the advantage of super-parallel DSP architecture [1],[2] and its implementation by FPGA. High speed processing by pipeline and VLIW generally generates useless NOP instructions, when conditional branches and jumps are executed. These NOP instructions deteriorates processor efficiency, and therefore, the system requires more power consumption. First of all, a non-pipeline DSP is introduced to the super-parallel architecture. The first generation DSP is suitable for this purpose. The system is implemented on a FPGA chip, where the original clock speed of 8MHz is employed. Recent LSI designs do not employ power supply voltage of less than 1V, due to thermal noise. Therefore, clock frequency should be set to the highest limit of non-pipeline operation for smaller size implementation, when FPGA super-parallel DSP has enough margins. The FPGA system has enough room for clock frequency under non-pipeline operation, the clock frequency is raised three times. About 300 DSPs can be equivalently mounted on a FPGA chip. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol.107, No.527,529,531 |
| ページ開始 | 103 |
| ページ終了 | 104 |
| キーワード（和） | 第一世代DSP,並列プロセッサ,信号処理,アルゴリズム,低消費電力 |
| キーワード（英） | a first-generation DSP,parallel processor,signal processing,algorithm,low power |
| 本文の言語 | JPN |
| 著者（和） | 呉斌 |
| 著者（ヨミ） | ゴ ヒン |
| 著者（英） | Bin Wu |
| 所属機関（和） | 首都大学東京 |
| 所属機関（英） | Tokyo Metropolitan University |
| 著者（和） | 西谷隆夫 |
| 著者（ヨミ） | 二シタ二 タカオ |
| 著者（英） | Takao Nishitani |
| 所属機関（和） | 首都大学東京 |
| 所属機関（英） | Tokyo Metropolitan University |
| 著者（和） | 鈴木宏史 |
| 著者（ヨミ） | スズキ ヒロシ |
| 著者（英） | Hiroshi Suzuki |
| 所属機関（和） | 首都大学東京 |
| 所属機関（英） | Tokyo Metropolitan University |
| 著者（和） | 藤田八郎 |
| 著者（ヨミ） | フジタ ハチロウ |
| 著者（英） | Hachiro Hujita |
| 所属機関（和） | 首都大学東京 |
| 所属機関（英） | Tokyo Metropolitan University |