| No | 107032 |
|---|---|
| 標題（和） | 動的再構成による高速信号処理 |
| 標題（英） | Fast Signal Processing by Dynamic Recanfiguration |
| 研究会名（和） | 回路とシステム， ディジタル信号処理， 通信方式 |
| 研究会名（英） | Circuits and Systems, Digital Signal Processing, Communication Systems |
| 開催年月日 | 1999-03-08 |
| 終了年月日 | 1999-03-09 |
| 会議種別コード | 2 |
| 共催団体名（和） | |
| 資料番号 | CAS98−102， DSP98−192， CS98−155 |
| 抄録（和） | 半導体回路の微細化により，配線を用いたデータ通信時間が相対的に増加している．演算器間の距離に比例したデータ通信時間が必要となるハードウェアモデルでは，データ通信時間が原因となって演算並列化による処理高速化が制約される．近傍の動的再構成型の演算器を所要の演算器を構成することで長大なデータ通信時間を減少し，高速な処理を達成できる．本文では，動的再構成を用いて与えられたディジタル信号処理の高速処理を実現する静的な演算実行時刻と演算器割り当てを決定するスケジューリング手法を提案する．いくつかの処理アルゴリズムについて本手法を適用した結果，動的再構成を行なわない場合に比べて繰り返し周期の最短値を改善し，高速な処理が実現できることを確認した． |
| 抄録（英） | In the era of deep submicron technology, wire delay on an LSI chip is becoming relatively larger than operation delay. Increase of execution speed by parallel processing may be limited due to the data communication time between processing units. If we can dynamically reconfigure nearby processing units into desired operation type and execute operations on the reconfigured units, long data communication is reduced and hence fast processing can be achieved. In this paper we propose a scheduling method to determine static operation execution time and processing unit allocation to achieve fast signal processing by considering dynamic reconfiguration of processing units. Results show the effectiveness of the proposed method. |
| 収録資料名（和） | 電子情報通信学会技術研究報告 |
| 収録資料の巻号 | Vol．98 No．646， 647， 648， 649， 650， 651 |
| ページ開始 | 33 |
| ページ終了 | 40 |
| キーワード（和） | FPGA |
| キーワード（英） | FPGA |
| 本文の言語 | JPN |
| 著者（和） | 伊藤和人 |
| 著者（ヨミ） | イトウカズヒト |
| 著者（英） | Ito Kazuhito |
| 所属機関（和） | 埼玉大学 |
| 所属機関（英） | Saitama University |
| 著者（和） | 鎌田鉄也 |
| 著者（ヨミ） | カマタテツヤ |
| 著者（英） | Kamata Tetsuya |
| 所属機関（和） | 埼玉大学 |
| 所属機関（英） | Saitama University |