| 2005年4月24日(日) | 18:00〜20:00 |
| 2005年4月25日(月) | 8:00〜 |
| 2005年4月26日(火) | 8:00〜 |
| 2005年4月25日(月) [会場: 軽井沢プリンスホテル・西館・国際会議場 浅間] |
| A | Ba | Bd | C | D |
|---|---|---|---|---|
遅延解析 |
DC-DCコンバータ |
システム実現 |
設計事例 |
並列・分散システム |
ばらつきのモデル化と解析 |
アナログ機能回路と応用 |
画像・映像信号処理(1) |
3次元パッキング |
[特別セッション]リアルタイムOS |
[特別セッション]パワー・インテグリティ解析 |
[特別セッション]第４世代無線通信のためのアナログ回路技術 |
音声・音響信号処理 |
[特別セッション]配置の数理 |
[An/D分科会合同特別セッション]ハイブリットシステムの最前線(1) |
回路の数値解析 |
[特別セッション]「明日のネットワークとそのシステム」-豊かなユビキタス環境を創造する- |
レイアウトとテストのアルゴリズム |
[An/D分科会合同特別セッション]ハイブリットシステムの最前線(2) |
|
形式的検証 |
||||
| 奨励賞表彰式 17:30-17:40 [会場: 長野] | ||||
| 特別招待講演: 「非線形振動子を用いたロボットの歩行制御」 土屋 和雄(京都大学) 17:40-18:40 [会場: 長野] | ||||
| 懇親会 18:40-20:40 [会場: 長野] | ||||
| 2005年4月26日(火) [会場: 軽井沢プリンスホテル・西館・国際会議場 浅間] |
| A | Ba | Bd | C | D |
|---|---|---|---|---|
非線形システムとその解析(1) |
ΔΣ AD/DA変換器 |
画像・映像信号処理(2) |
性能と消費電力最適設計手法 |
[特別セッション]動きだした特定領域研究『新世代の計算限界』(1) |
非線形システムとその解析(2) |
アナログ信号処理回路 |
画像・映像信号処理(3) |
[As/C分科会合同特別セッション]DFM |
[特別セッション]動きだした特定領域研究『新世代の計算限界』(2) |
ニューラルシステムとその応用(1) |
[As/Ba分科会合同特別セッション]高周波回路の高精度設計技術(1) |
符号化 |
設計検証 |
アルゴリズム |
ニューラルシステムとその応用(2) |
高周波回路の高精度設計技術(2) |
基礎信号処理 |
システムレベル合成 |
グラフアルゴリズム |
オンチップ伝送線路 |
| 2005年4月25日(月) |
| 題名 | インダクタンスを考慮した配線遅延の近似式による見積もり |
| 著者 | ○鈴木 康成, 宮岡 祐一郎, 戸川 望, 柳澤 政生, 大附 辰夫(早稲田大学理工学部コンピュータ･ネットワーク工学科) |
| pages | pp. 1 - 6 |
| keywords | 配線遅延, インダクタンス, time-of-flight, 重回帰分析, グローバル配線 |
| abstract | DSM(Deep SubMicron technology)時代では高位設計の際，フロアプランや配線抵抗などを考慮する必要が出でくる．また，高位設計で繰り返し行われるグローバル配線遅延の見積もりの際，インダクタンスの影響が無視できない．本稿ではインダクタンスを考慮してグローバル配線遅延を見積もる方法について述べる．本稿ではドライバ-配線-負荷モデルのステップ応答のが50%に達するまでの時間(50%遅延)を見積もる．本手法は遅延の内，time of flightが本文中で述べる基準より支配的な場合に適用可能で，SPICEで計算した値との誤差を最大約10%，平均約3%で見積もるものである．見積もり式には，あらかじめ素子値を説明変数として重回帰分析により得られた1次式を用いる． |
| 題名 | Modeling the Effective Capacitance of Interconnect Loads for CMOS Gates |
| 著者 | ○Zhangcai Huang(Waseda University), Atsushi Kurokawa(STARC physical Design Group), Yasuaki Inoue(Waseda University) |
| pages | pp. 7 - 12 |
| keywords | Static Timing Analysis, effective capacitance, interconnect |
| abstract | In this paper, a new method to derive the Ceff expression for predicting gate delay is proposed. It is quite accurate within 2.7% in our tests. Furthermore, we present a novel algorithm which extends effective capacitance concept to calculate gate slew. The simulation result demonstrates a significant improvement in accuracy. |
| 題名 | Modeling the Influence of Input-to-output Coupling Capacitance on the CMOS Inverter Delay |
| 著者 | ○Zhangcai Huang(Waseda University), Atsushi Kurokawa(STARC physical Design Group), Yasuaki Inoue(Waseda University) |
| pages | pp. 13 - 18 |
| keywords | CMOS Inverter, overshooting effect, timing analysis |
| abstract | The modeling of gate delays has always been one of the most difficult and market-sensitive works. In submicron designs, the second-order effects such as the input-to-output coupling capacitance have a significant influence on gate delay as shown in this paper. However, the accurate analysis of the inputto- output coupling capacitance effect has not been presented in previous research. In this paper, an analytical model for the influence of input-to-output coupling capacitance on CMOS inverter delay is proposed, in which a novel algorithm for computing overshooting time is given. Experimental results show good agreement with Spice simulations. |
| 題名 | ダミー・フィルを考慮した解析式ベース配線容量抽出手法 |
| 著者 | ○黒川 敦((株)半導体理工学研究センター), 加瀬部 彰((株)メイテック), 金本 俊幾((株)ルネサステクノロジ), 楊 贇, 黄 章財, 井上 靖秋(早稲田大学), 増田 弘生((株)半導体理工学研究センター) |
| pages | pp. 19 - 24 |
| keywords | ダミー・フィル, 容量抽出, 配線容量, CMP |
| abstract | 先端ASIC/SoC設計において，物理設計精度を決定する主要因である配線寄生抽出はますます重要となってきている．本論文では，VLSI設計に効果的なダミー･フィルを考慮した解析式ベースの配線容量抽出手法を提案する．それは3Dフィールド・ソルバによるフル･シミュレーション結果から2D構造の解析式を求め，設計フローの中では現在良く使われている2.5Dの抽出を行うことで達成される．本手法はVLSIの配線寄生容量を高精度・高速に抽出可能である． またダミー･フィルの容量への影響を見積もるための評価式も提示する．これは設計の前段階および設計中に，デンシティ等の設計指針の決定および各構造パラメータの容量への影響の評価に利用できる． VLSI設計の中で配線寄生容量抽出のために使用する配線-グラウンド・プレーン間容量と配線間結合容量の解析式は，3Dフィールド・ソルバによる結果と比較しておおよそ3%以内の精度が保たれる． |
| 題名 | 遅延ベスト/ワーストとなる配線構造パラメータの決定 |
| 著者 | ○黒川 敦, 増田 弘生, 藤井 淳子, 井下 順功((株)半導体理工学研究センター), 加瀬部 彰((株)メイテック), 黄 章財, 井上 靖秋(Waseda University) |
| pages | pp. 25 - 30 |
| keywords | 配線ばらつき, 配線寄生抽出, STA, コーナー・モデル |
| abstract | 近年，先端ASIC/SoC設計において，タイミング・クロージャがますます厳しくなってきている．タイミング解析に使用される配線寄生容量は，より良い精度と抽出時間の高速化が求められている．現在，一般的に使われている静的タイミング解析では，遅延がベスト/ワーストとなる条件によるコーナー・モデルが採用されている．プロセスのベスト/ワースト条件において，セル遅延に関してはSPICEパラメータによって一意に決定しているが，配線遅延に関しては配線構造の条件が不明瞭という問題がある． 本論文では，配線構造パラメータが最小/最大のばらつきを有する時，配線遅延がベスト/ワーストとなる配線構造パラメータを決定する方法論及び解析結果を提示する． 解析の結果，配線抵抗，容量，時定数を最小/最大とする条件は，それぞれ+w,+t / -w,-t，-w,-t,+h / +w,+t,-h，+w,+t,+h / -w,-t,-hとなる．また，遅延時間のベスト/ワーストは，(a) 最適なドライバを用いて，隣接配線が密集し，かつ分岐がほとんどない場合，-w,+t,+h / +w,+t,-h，(b) 駆動抵抗もしくはビア抵抗が配線抵抗より支配的で，隣接配線が密集し，かつ分岐がほとんどない場合，-w,-t,+h / +w,+t,-h，(c) それ以外は，+w,+t,+h / -w,-t,-hの3つの条件に分類される．更に，最小/最大をそれぞれ1種類とする場合は，+w,+t,+h / -w,-t,-hとなる． |
| 題名 | アナログ回路における性能ばらつきのシンボリック解析手法 |
| 著者 | ○山本 崇也(東京大学工学系研究科), 池田 誠, 浅田 邦博(東京大学大規模集積システム設計教育研究センター) |
| pages | pp. 31 - 36 |
| keywords | シンボリック解析, 性能ばらつき, アナログ回路 |
| abstract | アナログ回路設計者にとって性能ばらつきは主要な性能指標の一つであるが、現在広く用いられているSPICEによるモンテカルロシミュレーションは多数の繰り返し演算を必要とする。 本研究では、数値解析ではなく、解析式を用いたシンボリックなプローチを用い、 さらに、センシティビティを用いたばらつき解析を行うことで繰り返し演算を避ける。 まず、入力となる物理パラメータから出力の回路特性パラメータの導出過程で中間パラメータを用い、ばらつき導出過程を２階層に分ける。 回路トポロジ非依存の前半部は非線形解析を行い、回路トポロジ依存の後半部は線形近似を行いシンボリックに解析を行う。 シンボリック解析には行列式決定グラフを用いたダイアグラム構造を利用して計算の効率化を図る。 本手法により、ばらつき解析を高速に実現することに成功した。 |
| 題名 | The Efficient Grid Genetic Algorithm Used in VLSI Static Power/Ground Network Optimization |
| 著者 | ○Yun Yang(Graduate School of Information, Production and Systems, Waseda University, Kitakyushu, 808-0135, Japan), Atsushi Kurokawa(Semiconductor Technology Academic Research Center (STARC), Yokohama, 222-0033, Japan), Yasuaki Inoue(Graduate School of Information, Production and Systems, Waseda University, Kitakyushu, 808-0135, Japan) |
| pages | pp. 37 - 42 |
| keywords | SLP algorithm, GGA method, static P/G network optimization |
| abstract | In this paper we propose a novel and efficient method for the optimization of static power/ground (P/G) network in VLSI circuit layouts. Previous algorithms used the sequence-of-linear-programming (SLP) algotithm to solve the nonlinear optimization problems. In fact the transformation from nonlinear network to linear subnetwork is not optimal enough. Our new method is inspired by the biological evolution and use the grid-genetic-algorithm (GGA) to solve the optimization problem. Experimental results show that new P/G network sizes are smaller than the previous algorithms. Another significant advance is that GGA method can be applied for almost all P/G network problems. |
| 題名 | 電源ノイズがLSI間インターフェースのタイミングに与える影響の解析 |
| 著者 | ○松村 宗明, 橋本 鉄太郎, 佐藤 厚志, 川崎 健一((株)富士通研究所) |
| pages | pp. 43 - 48 |
| keywords | 電源ノイズ, 同時スイッチングノイズ, 遅延変動解析手法, シグナルインテグリティ |
| abstract | 本稿では、LSI内部で発生する電源ノイズ、特に同時スイッチングノイズ (SSN:Simultaneous Switching Noise) が、LSI間インターフェースのタイミングに与える影響 (遅延変動) について議論する。システムLSIの設計において、電源ノイズを考慮した設計が重要な課題になっている。特に、DDRなどの高速インターフェースでは、電源ノイズによる回路誤動作のみならず、信号伝播遅延時間の変動による速度性能低下を無視することができない。本稿では、まず電源ノイズを定量的に解析することのできるモデルを構築した。そして、電源ノイズ解析結果を使用した、電源ノイズによるLSI間インターフェースの遅延変動解析手法を構築した。本解析手法をLSIの設計に適用し、その結果、該当LSIについて、同時スイッチングノイズによるLSI-DDR DIMM間インターフェースの遅延変動幅は、最大で0.75nsとなることを確認した。 |
| 題名 | ジッタ制約を考慮したIO同時動作設計ルールの提案 |
| 著者 | ○蜂屋 孝太郎(NECエレクトロニクス（株）), 小林 宏行(日本シノプシス（株）), 奥村 隆昌(富士通VLSI（株）), 佐藤 高史(（株）ルネサステクノロジ), 岡 宏規(NTTアドバンステクノロジ（株）) |
| pages | pp. 49 - 54 |
| keywords | SSOノイズ, ジッタ, 感度解析, 遅延変動, デカップリング容量 |
| abstract | 本稿では、LSI出力信号のジッタ制約を考慮したSSO(Simultaneous Switching Outputs)設計手法を提案する。従来の設計ルールでは、SSOによって生じる出力信号レベル変動の制約から必要な電源・グランドピン数を求めるものが一般的であった。そこではSSOによって生じる遅延変動を考慮していないため、高速なメモリI/F用のクロック信号などのようにジッタ制約が厳しい出力信号では、設計ルールに添って設計していても不具合が発生してしまうことがある。本稿では出力バッファの遅延変動を一定値以下に抑えるための設計手法を提案する。 |
| 題名 | An Efficient Homotopy Method for Finding DC Operating Points of Nonlinear Circuits |
| 著者 | ○Kiyotaka Yamamura, Yu Imai(Chuo University), Yasuaki Inoue(Waseda University) |
| pages | pp. 55 - 60 |
| keywords | circuit simulation, DC operating point analysis, nonlinear circuit, SPICE, homotopy method |
| abstract | Finding DC operating points of nonlinear circuits is an important and difficult problem in circuit simulation. The Newton-Raphson method employed in SPICE-like simulators often fails to converge to a solution. To overcome this convergence problem, homotopy methods have been studied from various viewpoints. There are several types of homotopy methods, one of which succeeded in solving bipolar analog circuits with more than 20000 elements with the theoretical guarantee of global convergence. In this paper, we propose an improved version of the homotopy method that can find DC operating points of practical nonlinear circuits smoothly and efficiently. Numerical examples show the effectiveness of the proposed method. |
| 題名 | SPICE指向型数値解析法 --- パス追跡回路を用いた様々な回路解析法のSPICE上への実装 --- |
| 著者 | ○黒木 渉, 山村 清隆, 頼 犁(中央大学) |
| pages | pp. 61 - 66 |
| keywords | 回路解析, SPICE, ホモトピー法 |
| abstract | 回路解析の分野には，理論的には興味深いが，実用化には至らずに埋もれてしまった方法が数多く存在する．その理由の一つに，既存の回路シミュレータに対する設計者の依存度の高さがある．現在，回路シミュレータとしてはSPICEが世界中の設計現場で採用されている．SPICEは長年培われたノウハウや様々な効率化手法，更には洗練されたモデリング技術などが搭載されている非常に優れたソフトウェアである．したがってSPICEに簡単に実装できる方法でなければ実用化は困難というのが実状である．言い換えれば，様々な回路解析法をSPICE上で簡単に実現する方法があれば，それ自体が理論を実用に結びつける架け橋となる可能性をもつ．本稿では，これまで実用化されなかった様々な回路解析法をSPICE上で実現することを目的に，まずその第一段階として三つの回路解析法，すなわち 1) 多値関数型抵抗素子（部分回路のマクロモデル）を含む非線形回路の直流解析法，2) 与えられた領域に非線形回路の解が存在しないことを判定するLPテスト，3) 最近提案された非常に効率的なホモトピー法である可変利得ニュートンホモトピー法を，パス追跡回路を用いてSPICE上に実装する． |
| 題名 | 状態空間表現に基づく線形電力相補システムの解析 - グラミアン，2次モード，符号対称性について - |
| 著者 | ○越田 俊介, 阿部 正英, 川又 政征(東北大学大学院 工学研究科 電子工学専攻) |
| pages | pp. 67 - 72 |
| keywords | 電力相補, 状態空間表現, グラミアン, 2次モード, モデルオーダリダクション |
| abstract | 線形システムとその電力相補システムに関する理論は，高精度ディジタルフィルタの合成やフィルタバンクの設計など多くの応用分野において重要な役割を果たしている．しかし，現在知られている理論の多くはシステムの入出力のみに着目した伝達関数表現に基づいて論じられており，システムの内部状態を記述できる状態空間表現に基づく理論はほとんど知られていない．そこで本稿では，状態空間表現に基づいて電力相補システムを解析し，システムの実現問題において重要な要素である可制御性・可観測性グラミアンおよび2次モードの性質と平衡形システムの符号対称性に関する新しい定理を導出する．また，導出した定理の1つの応用例として，平衡打ち切りに基づくモデルオーダリダクションの近似誤差評価に関する新しい重要な性質を述べる． |
| 題名 | 並列化DC/DCコンバータの電流分割制御について |
| 著者 | ○加部 孝洋, 鳥飼 弘幸, 斎藤 利通(法政大学) |
| pages | pp. 73 - 77 |
| keywords | DC/DCコンバータ, 並列化DC/DCコンバータ, カレントシェア |
| abstract | 並列化されたDC/DCコンバータは大電力供給電源の基本システムであり、情報通信システムを含む様々な工学系で必要不可欠な回路であり、信頼性の向上や低電圧−大電流の供給等の性能向上を目指して研究されている。並列化DC/DCコンバータの各セルの位相がシフトするように制御すると、適切なカレントシェアリングコントロール(CSC)を実現でき、負荷電流のリップルが低減され低電圧−大電流の供給が可能となる。本論文では、オリジナルの2種類のカレントシェアリングコントロールを紹介し、簡素な区分定数モデル(以下PWCモデルと略す)を用いてその動作を考察する。 PWCモデルは、回路の時定数が制御クロックの周期より十分大きい場合に、負荷を定電流源に置き換えることによって得られる。同モデルでは、ベクトル場は区分定数、解軌跡は区分線形、リターンマップも区分線形、となり、精密な解析に大変有利である。 |
| 題名 | 階層型スイッチトキャパシタDC-DC コンバータ |
| 著者 | ○岡部 源太(中央大学理工学部電気電子情報通信工学科高窪研究室), 高窪 かをり(明治大学), 高窪 統(中央大学) |
| pages | pp. 79 - 84 |
| keywords | switched capacitor, DC-DC converter, nested structur |
| abstract | 本稿では、スイッチトキャパシタDC-DCコンバータの原理を、回路を入れ子構造にすることによって実現する階層型DC-DCコンバータを構成した。また、階層型DC-DCコンバータについて理論解析を行い、動作に必要とされる条件を導き出した。また、階層型スイッチトキャパシタに用いるための制御クロック発生回路についての一つの検討をおこない、シミュレーションによりその動作を確認し、階層型スイッチトキャパシタに適応した。 |
| 題名 | 遅延型制御による新統合BiCMOSインバータで駆動した高速ドミノCMOS全加算器 |
| 著者 | ○秋濃 俊郎, 安長 章喜, 松浦 圭(近畿大学) |
| pages | pp. 85 - 90 |
| keywords | CMOS/SOI, 部分空乏型, ラティラルBJT, BiCMOS, 電流増幅率 |
| abstract | SOI基板上の部分空乏型CMOSインバータを構成する4端子のn｛p｝チャネルMOSFETは、本来、3端子のラティラルnpn｛pnp｝BJTを内存している。我々は、そのMOSFETとラティラルBJTを混成モードで並列に動作させて、npn｛pnp｝BJTにおけるベース端子に順方向電流を供給する新しい動作方式を提案して来た。電流源として通常の基板接続のプルアップ／プルダウンMOSFETを用いて、それらのドレイン端子から各ベース端子へ順方向電流を供給する。この混成モードの統合デバイスをUnified-BiCMOS（U-BiCMOS）と名づけた。本稿では、通常の基板接続のCMOSインバータによって遅延させた出力信号と元の入力信号を入力する制御回路NAND｛NOR｝を設け、その出力信号をプルアップ｛プルダウン｝MOSFETのゲート端子に入力してベース電流を制御する回路方式を提案した。ここでは、0.35μmCMOSプロセスの実測値に合わせたBSIM3v3と、電流増幅率βF=100のBJTのモデル・パラメータを使用して回路シミュレーション実験を行った。負荷容量Cl=0.3542pFに対して電源電圧Vdd=0.9Vの場合、最終段の駆動でU-BiCMOSインバータを使ったドミノCMOS全加算器は、ロジカル・エフォート［1］に基づいた3段CMOSインバータで駆動したスタティックCMOS全加算器に比べ、約1.7倍高速で、約7%だけ低いエネルギーとなった。更に、無負荷状態の過渡解析でにおいて、U-BiCMOSインバータのpnpBJTの最大電流と同等の充電npnBJT電流を持つVcc=3.9Vの従来のBiCMOSインバータを使ったスタティックCMOS全加算器に比べ、約79%の低速で、約1/45の低い消費電力となった。 |
| 題名 | サブスレッショルドMOSFETを用いた劣化モニター回路 |
| 著者 | ○上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁(北海道大学 大学院 情報科学研究科) |
| pages | pp. 91 - 96 |
| keywords | Subthreshold Current, cmos, 温度履歴, 品質管理, MOSFET |
| abstract | MOSFETの弱反転電流特性を利用して低消費電力の劣化モニタICを構成できる。このモニタICを対象物に貼付けて温度履歴を追跡し、そのデータから対象物の品質変化・劣化・クリープの程度を予測して品質保証と安全使用の参考にすることができる。とくにアレニウスの式に従う劣化過程を追跡するモニタICは応用範囲が広い。そのための回路として、演算増幅器を主体とした乗除算・積分器の構成を先に提案した 。ここでは、チップ面積と電力消費を小さく抑え、かつ活性化エネルギーの設定上限を大きく改善できる改良型の回路構成を提案する。 |
| 題名 | 低消費電力の電流モード2分木構造勝者決定回路 |
| 著者 | 山川 烈, ○常盤 達司(九州工業大学大学院生命体工学研究科) |
| pages | pp. 97 - 101 |
| keywords | 勝者決定回路, Loser-Take-All, アナログ回路, カレントミラー回路, Binary -Tree-Structure |
| abstract | 勝者決定回路は自己組織化マップなどのニューラルネットアーキテクチュアに広く使用されている．勝者決定回路には最小値を勝者とする回路(Loser-Take-All: LTA)がある．回路の構成方法の１つとして，常に2つずつ大小比較を行う2分木構造(Binary Tree Structure)がある．これまでに電流モード2分木構造LTA回路が提案されている．しかし従来回路は，多入力に対応させる構造をとると電源電圧からグランドまでに直列接続されているトランジスタの数が増加し，電源電圧・消費電力が増加する問題がある．そこで本論文では，従来の多入力電流モード2分木構造LTA回路の消費電力の問題を解決するために，電源電圧が入力数に依存しない電流モード2分木構造LTA回路を提案し，HSPICEシミュレーションにより提案回路の有効性を示した． |
| 題名 | (招待)第4世代無線通信に向けたアナログ回路技術 |
| 著者 | ○松澤 昭(東京工業大学) |
| pages | pp. 103 - 104 |
| keywords | Analog, 4G, CMOS, SoC, Wireless |
| abstract | 第４世代無線通信に向けたアナログ技術の動向を述べた。 第４世代無線通信においては100Mbpsから1Gbpsの高速伝送が求められる他、マルチバンド・マルチスタンダード対応が求められ、ソフトウエア無線技術を用いることになる。したがって65nmから45nmCMOS技術を用いた1V程度の低電圧で動作するCMOSアナログ技術が必要である。アナログも超高速・低電力動作の他、性能可変・構造可変技術が必要となる。全ての面においてデジタル技術の適用が図られ、アナログはよりデジタルとの親和性の良い回路のみが必要とされよう。 |
| 題名 | ハードウェア化を考慮したΔΣ変調に基づく1ビット信号処理〜1ビットグラフィックイコライザの実現〜 |
| 著者 | ○村橋 善光, 道木 慎二, 大熊 繁(名古屋大学大学院工学研究科) |
| pages | pp. 105 - 110 |
| keywords | 1ビット信号処理, ΔΣ変調, ハードウェア |
| abstract | 高速信号処理をFPGAなどのハードウェアで実現する手法が注目されている。演算器を並列実装した場合、マルチビットで数値を表現すると配線領域、クロックスキュー等が問題となる。そこで、本研究では、ΔΣ変調された1ビットで信号を表現する手法に着目する。本稿では、積和演算、積分演算、および、IIRフィルタをΔΣ変調の1ビット信号処理の枠組でハードウェア実現する手法を示す。また、IIRフィルタを応用した1ビットグラフィックイコライザの実現を試み、ボリュームを調整することで所望の周波数特性が得られることを示す。 |
| 題名 | ΔΣ変調信号の直接ディジタル演算による追従型直交位相推定回路 |
| 著者 | ○折野 裕一郎, 黒澤 実(東京工業大学 総合理工学研究科), 片桐 崇((有)すてきな) |
| pages | pp. 111 - 116 |
| keywords | ΔΣ変調, 1ビットディジタル信号処理, インクリメンタルエンコーダ, 内挿器, Quadrature PLL |
| abstract | エンコーダやレゾルバ等の出力する直交2相正弦波信号に対する位相推定回路を小規模なディジタル信号処理回路で実現することが望まれているそこでA/D変換器が安価ですむ1bitΔΣ変調信号を利用し,変調信号を直接演算するという回路実現手法に則って当該信号処理の回路アルゴリズムを設計した.シミュレーションにより追従動作を検討し,推定位相5bit分解能の回路ではサンプリング周波数の1/80倍の回転速度まで追従可能であることが確認された. さらに推定位相の静止時分解能は間引きフィルタである127次三角重み付け平均フィルタ後で+4bit拡張され,最終的に9bit(±1/2LSB精度)が得られた.低ビット回路でも高精度な位相推定が可能になると期待できる. |
| 題名 | ΔΣ変調に基づいた自励型ディジタルPWM変換回路 |
| 著者 | 李 蔚波, 折野 裕一郎, ○黒澤 実(東京工業大学), 片桐 崇((有) すてきな) |
| pages | pp. 117 - 122 |
| keywords | PWM変換器, ΔΣ変調, ノイズシェーピング, PI補償, 自励型 |
| abstract | 高速スイッチングする1ビットディジタル信号では，アクチュエータにあるパワー素子を適切に駆動できない。そこで，1ビット信号の高精度・低歪みな特性を維持したまま，低いスイッチング周波数のPWM信号へ変換することが必要である。本稿で，ΔΣ変調に基づいた自励型の1次及びPI補償付き2次PWM変換器を提案する。 このPWM変換器はノイズシェーピング特性を持つため，高精度・低歪みのPWM信号を得られる。さらに信号の精度を高めるために，入力信号の振幅や周波数及びヒステリシス幅について検討を行った。 |
| 題名 | モルフォロジー処理によるインパルス性雑音検出法 |
| 著者 | ○伊藤 好矩, 佐藤 隆宣 , 山下 哲孝, 呂 建明, 関屋 大雄, 谷萩 隆嗣(千葉大学) |
| pages | pp. 123 - 128 |
| keywords | 画像処理, 画像復元, インパルス性雑音, モルフォロジー |
| abstract | 本研究では, モルフォロジー処理を用いたインパルス性雑音検出法を提案する. 提案手法は, 絶対偏差画像に対しモルフォロジー処理の収縮した後に膨張を行う処理であるオープニングを適用することでエッジ成分を抽出する. 抽出したエッジ成分と絶対偏差画像との差をとり, 閾値処理を施すことにより雑音フラグ画像を作成する. 収縮, 膨張には双対性がありエッジシフトは生じないため, エッジ抽出性能が向上し, 差分画像における誤差が小さくなるため, 雑音検出精度が向上する. シミュレーションにより提案する検出器の有効性を確認する. |
| 題名 | 画像劣化の局所性に着目した独立成分分析による画像復元性能の評価 |
| 著者 | 水越 剛, ○和田 祐一, 岩橋 政宏(長岡技術科学大学 電気系) |
| pages | pp. 129 - 134 |
| keywords | 独立成分分析, 点広がり関数, ガボールフィルタバンク, 局所性 |
| abstract | 近年，主成分分析に代わる新しいデータ解析手法として独立成分分析が注目されている．独立成分分析は観測信号のみから原信号を予測する処理であり，そのアルゴリズムを用いた劣化過程未知のぼけ画像の復元手法が提案されている．しかしながらその有効性，および画像劣化の局所性に対する評価はされていない．本稿では復元手法の有効性の評価として既知のぼけ過程を用いた独立成分分析による復元の性能評価を行った．また，ぼけ画像と原画像の独立係数の局所性から画像劣化の局所性に着目し，画像をブロック化して順次独立成分分析による復元を行うことにより従来よりもよい復元性能を得られることが確認された． |
| 題名 | Blind Source Separation for Spine Image Denoising |
| 著者 | ○Nuo Zhang, Jianming Lu, Takashi Yahagi(Graduate School of Science and Technology, Chiba University, Chiba 263-8522, Japan) |
| pages | pp. 135 - 140 |
| keywords | blind source separation, higher-order cumulants, denoising |
| abstract | In this paper, we propose a robust approach of blind source separation by using radial basis function (RBF) network and higher-order cumulants for noise reduction of spine image. The RBF network is employed to estimate the inverse of the hypothetical mixing matrix. It transforms the observed signals into high-dimensional space, in which, we can simply separate the observed images (mixture) by utilizing the proposed cost function. The proposed cost function consists of higher-order cumulants and second moments of observed signals. In contrast to the original method, we employ higher-order cumulants of observed signals with no requirement of the information about sources in this paper. As a result, the original signals can be recovered by minimizing the cost function such that separated signals are statistically independent. The proposed method has not only the capacity of recovering the complex mixed signals, but also reducing high-level noise from observed images. We apply our proposed method to spine image denoising, in which the 'source' is essentially unaccessible. The application gives us the proof that the proposed algorithm is suitable for practical unsupervised image denoising problem. |
| 題名 | ステガノグラフィを利用したVoIPにおけるバースト性パケット損失の一隠蔽法 |
| 著者 | ○青木 直史(北海道大学大学院情報科学研究科) |
| pages | pp. 141 - 146 |
| keywords | VoIP, パケット損失隠蔽, 音質改善, ステガノグラフィ |
| abstract | VoIPは本来リアルタイム通信に不向きなベストエフォート型のパケット通信により音声通話を実現するため，パケットの消失や遅延といった通信上のエラーが通話品質を低下させるという原理的な問題を抱えている．本研究では，波形複製によるエラー隠蔽手法として知られる2-side PWR法を基に，さらに損失フレームにおける音声データのピッチ変動を考慮することで，より効果的にエラー隠蔽を行う方法を提案する．また，バースト性パケット損失に対処するため，ステガノグラフィを利用したエラー隠蔽の方法についても検討している．SNRおよびPESQを指標とした評価実験を行ったところ，提案法の有効性を示唆する結果が得られた． |
| 題名 | 補助フィルタを用いない連立方程式法に基づくマルチチャネルANCシステム |
| 著者 | ○棟安 実治(関西大学工学部), 久安 修(広島大学工学部), 藤井 健作(兵庫県立大学工学部), 雛元 孝夫(広島大学工学部) |
| pages | pp. 147 - 152 |
| keywords | 能動騒音制御, 連立方程式法, マルチチャンネル, 適応フィルタ, フィードフォフォーワード |
| abstract | マルチチャンネルに適用される連立方程式法では，騒音制御フィルタを含む系全体の伝達関数を，補助フィルタとして同定する必要がある．特にマルチチャンネルの場合，収束に多くのサンプル数を必要とする場合があり，消音効果が得られるまでに時間がかかる．本稿では，この補助フィルタを必要としない連立方程式法を用いたマルチチャネル能動騒音制御システムを提案する．提案手法によれば，4,000サンプル程度のデータが得られれば直ちに騒音制御フィルタの係数を求めることができる． |
| 題名 | 周波数領域ALEを用いた音声雑音除去システム |
| 著者 | ○中西 功(鳥取大学 地域学部), 浅倉 健徳, 伊藤 良生, 副井 裕(鳥取大学 工学部) |
| pages | pp. 153 - 158 |
| keywords | 適応線スペクトル強調期(ALE), 音声雑音除去, 変形離散フーリエ変換(MDFT), 相関分離パラメータ, 窓関数 |
| abstract | 筆者らは，適応線スペクトル強調器(ALE)に周波数領域適応フィルタ(FDAF)を応用した音声雑音除去について研究を行っている．提案する構成は高速な収束速度を得るために，簡単化したDFTに基づくFDAFを導入している．本稿では，ALEにおける相関分離パラメータを時間領域において設定するのでなく，各周波数の信号において設定することにより雑音除去を試みる．また， MDFTの切り出し区間の不一致や雑音成分によるスペクトル漏れを軽減するために，MDFTに窓関数を導入することについても検討する．最後に実際の音声信号を用いたシミュレーション実験により提案手法の有効性の確認を行う． |
| 題名 | モルフォロジー処理を用いたスペクトルサブトラクションにおけるミュージカルノイズ除去 |
| 著者 | 斗澤 秀亮, ○野村 行弘, 山下 哲孝, 呂 建明, 関屋 大雄, 谷萩 隆嗣(千葉大学大学院自然科学研究科) |
| pages | pp. 159 - 164 |
| keywords | 音声強調, スペクトルサブトラクション, ミュージカルノイズ, モルフォロジー |
| abstract | 本研究では，モルフォロジー処理を用いたスペクトルサブトラクションにおけるミュージカルノイズ除去方法を提案する．提案方法では，スペクトログラム上でミュージカルノイズが孤立点として現れることに注目し，モルフォロジー処理が孤立点除去に向いていることを利用してミュージカルノイズの除去を行う．また，提案方法ではミュージカルノイズ検出の際のしきい値を必要とせず，かつモルフォロジー処理は比較演算のみで行える．そのため，提案方法は従来方法と比較してシステムの設計が容易で，かつ少ない計算回数でミュージカルノイズの除去が行える．提案方法についてNOISEX-92の4種類の雑音による性能評価を行う．その結果，提案方法は従来方法に比べて少ない計算回数で音声強調を行うことができ，かつミュージカルノイズ除去性能が優れていることを示す． |
| 題名 | (招待)スマートインフォメディアシステム - その現状と将来 - |
| 著者 | ○宮永 喜一(北海道大学) |
| pages | pp. 165 - 168 |
| keywords | SIS, SOS, マルチメディア処理, パーソナルシステム, ソフトコンピューティング |
| abstract | 平成16年より発足した、電子情報通信学会 スマートインフォメディアシステム研究会の活動について紹介し、扱っている研究対象領域に関する説明を行う。関連するほかの研究会、学会等の紹介も含めて、平成16年度に発表された論文の紹介も行う。 |
| 題名 | (招待)050インターネット電話システム開発と今後のアプリケーション |
| 著者 | ○波多 浩昭(NTTPCコミュニケーションズ) |
| pages | pp. 169 - 173 |
| keywords | インターネット電話, VoIP, SIP |
| abstract | 本論文ではインターネット電話がソフトウェア技術主体で開発可能になってきたと、そしてその環境も低コストで整備できるために、これまでの研究資産を実際の環境で実装することが比較的容易になってきたことを述べる。携帯電話からさらに電話をユビキタス環境に対応させる可能性や、音声認識などの音声アプリケーションの実装が特殊な設備や技術を必要とせず、実験検証レベルでも容易に実現可能になってきたことを紹介する。VoIPサービスが急速に普及してきた技術的、制度的背景、その主技術であるSIPの概要を説明したのち、実際の商用環境におけるインターネット電話のネットワーク構成を述べる。最後に試作アプリケーション例を述べる。 |
| 題名 | (招待)フィールドサーバによるユビキタス環境とセンサネットワークの構築 |
| 著者 | ○平藤 雅之(農業・生物系特定産業技術研究機構) |
| pages | pp. 175 - 180 |
| keywords | センサーネットワーク, ユビキタス, 無線LAN, 環境 |
| abstract | フィールドサーバは，カメラ，気温，湿度等のセンサを内蔵し，畑，水田，畜舎などのフィールドに設置して，環境計測，画像による動植物のモニタリング，防犯，外部接続機器の遠隔制御等を無線LAN及びインターネット経由でリアルタイムに行うWebサーバである。複数のフィールドサーバを設置すると無線LANによるアドホックネットワークを生成し，ワイアレス・センサネットワークとして機能する。その周囲では無線LANによるインターネットが利用できる。フィールドサーバが計測したデータはWeb上で公開・共有され，データグリッドとして他の気象データベース等と組み合わせて利用できる。 |
| 題名 | 信頼度の伝播効率を改善する部分並列LDPC復号器の実装と評価 |
| 著者 | ○清水 一範, 石川 達之(早稲田大学大学院情報生産システム研究科), 戸川 望(早稲田大学理工学部コンピュータ・ネットワーク工学科), 池永 剛, 後藤 敏(早稲田大学大学院情報生産システム研究科) |
| pages | pp. 181 - 186 |
| keywords | LDPC符号, Sum-Productアルゴリズム, FPGA |
| abstract | 本稿では，信頼度の伝播効率を改善する部分並列LDPC復号器を提案する．提案復号器では，1)行処理に連動してその検査ノードに属するビットノードの列処理をパイプライン的に並列実行する．2)各行処理に対し，その検査ノードに属するビットノードの信頼度の高さで分類し，信頼度の高い検査ノードから順に実行する．実装及び実験結果より提案復号器による行処理，列処理の実行ノードを管理するアドレッシングユニットを追加して，LDPC符号の復号繰り返し回数及び，復号特性が改善できることを確認した． |
| 題名 | 遺伝子発現プロファイル解析のためのクラスタリングアルゴリズムの提案とFPGAへの実装 |
| 著者 | ○渡辺 秀一, 北道 淳司, 黒田 研一(会津大学コンピュータ理工学部), 竹中 要一(大阪大学大学院情報科学研究科) |
| pages | pp. 187 - 192 |
| keywords | 遺伝子発現プロファイル, クラスタリング, p-準完全グラフ, ニューラルネットワーク, FPGA |
| abstract | 本研究ではp-準完全グラフと呼ばれるグラフ構造に基づく遺伝子発現プロファイルのクラスタリング手法のためのアルゴリズムの提案とFPGAを用いたハードウェア実装を行った. 提案アルゴリズムは並列処理可能なニューラルネットワークを採用した. 提案アーキテクチャではニューロンをリングネットワークを用いて結合させ, 全てのニューロンが並列動作する. グラフの頂点の数が250のとき, 提案手法のFPGAを用いたハードウェア実装の実行は汎用計算機上でのソフトウェア実装より約100倍高速であることが分かった. |
| 題名 | Motion Estimation Algorithm Modification and Implementation in H.264/AVC |
| 著者 | ○Yang Song(Graduate School of IPS, Waseda University), Zhenyu Liu(RISE, Waseda University), Satoshi Goto, Takeshi Ikenaga(Graduate School of IPS, Waseda University) |
| pages | pp. 193 - 198 |
| keywords | Motion Estimation, H.264/AVC, Scalable Architecture |
| abstract | Four hardware-oriented motion estimation (ME) algorithms for H.264/AVC are presented in this paper to enable parallel processing. Based on these algorithms, a scalable full search ME (ME) architecture is proposed, which has three characteristics: (1) It supports all variable block siez (VBS) in H.264/AVC with data reuse methodology. (2) The PE number in this design is configurable. (3) Only conventional single port SRAM is required, which makes this architecture suitable for standard-cell-based implementation. A design with 8 PEs is realized with TSMC 0.18μm CMOS technology. The core area is 2.13×1.60mm2 and clock frequency is 228MHz in typical condition. |
| 題名 | 木構造データを用いた直方体パッキング表現方法 |
| 著者 | ○川井 英教, 藤吉 邦洋(東京農工大学 大学院 工学教育部) |
| pages | pp. 199 - 204 |
| keywords | 直方体パッキング, O-Tree, Sequence-Triple, Sequence-Quintuple, ３次元スライス |
| abstract | 複数の直方体を互いに重なり合うことなく 最も体積の小さい直方体内に配置するという直方体パッキング 問題は、 3次元VLSI設計や計算資源の動的再構成スケジューリングの基 本問題であり、 効率よく優れた近似解を得る手法が求められている。 このため、直方体パッキングの表現方法がいくつか提案されて いるが、表現不可能なパッキングがあったり探索効率が悪いなど、 どれも十分ではない。 そこで本稿は、左下手前詰めの直方体パッキングを、 木構造データを用いて効率よく表現する方法を提案し、 従来方法との比較実験によりその有効性を検証する。 また、提案表現方法に基づき得られたパッキングには 1次元コンパクション操作が特に有効に働くことを実験的に示す。 |
| 題名 | 3次元フロアプランのためのパッキング表現手法 |
| 著者 | ○山岸 弘和(静岡大学大学院理工学研究科), 二宮 洋(湘南工科大学情報工学科), 浅井 秀樹(静岡大学理工学研究科) |
| pages | pp. 205 - 210 |
| keywords | 3 次元パッキング, 3DBSG, L 型モジュール, シミュレーティッド・アニーリン |
| abstract | 近年 VLSI の微細化によって 3 次元 Chip デザインが重要視されるようになってきた。 このため、複数の直方体を3次元空間上に最小の体積となるように重ならずに配置する 3 次元パッキング問題が重要視されてきている。 我々はこれまでに、3 次元パッキングを行うための表現手法として3DBSG (three-dimensional Bounded-Sliceplane Grid)を提案してきた。 3DBSGによって各直方体に3次元空間内のそれぞれの3つの位置関係 ``right-of'', ``rear-of'', ``above'' を与えられることにより重ならない配置を計算することが出来る。 本稿では、L 型の3次元モジュールを含む3次元パッキングを3DBSG構造を用いて表現することを考える。 また、これを検証するために標準的な Simulated Annealingを最適化法として採用したシミュレーションを行い、提案手法の有効性を検証する。 |
| 題名 | 計算資源割り当てスケジューリングのための直方体パッキング表現手法の検討 |
| 著者 | ○小平 行秀(東京工業大学大学院理工学研究科集積システム専攻), 児玉 親亮, 藤吉 邦洋(東京農工大学大学院工学教育部電子情報工学専攻), 高橋 篤司(東京工業大学大学院理工学研究科集積システム専攻) |
| pages | pp. 211 - 216 |
| keywords | 動的再構成可能なシステム, ３次元スケジューリング, 直方体パッキング |
| abstract | 動的に再構成可能な２次元平面のシステムにおいて，全タスクが少ない計算資源で短時間に完了するようタスクを矩形状の計算資源にある期間割り当てる問題は，計算資源を２次元平面とし時間を第３軸とする３次元空間に，タスクに対応する直方体を互いに重なることなく埋め込む直方体パッキング問題と見立てることができる．しかし，タスクは処理順序に制約が課されるため，その制約を満足するようなパッキングを求めなければならない．どの直方体パッキング表現手法が３次元スケジューリング問題に有効であるかこれまで検討されてこなかった．そこで本稿ではどの表現が３次元スケジューリング問題に対して有効であるかを実験的に示す． |
| 題名 | (招待)配置の数理：離散２次元平面を歪めて１次元化する |
| 著者 | ○梶谷 洋司(北九州市立大学) |
| pages | pp. 217 - 222 |
| keywords | Single-Sequence, 配置, Sequence-Pair, フロアプラン, レイアウト |
| abstract | 半導体設計では千万億のモジュールをチップへ配置する。この極限では誰も哲学者になる：配置とは何か、平面とは何か。配置は余りにも重要な実践技術なので現場近くではベンチマークの戦場になり、大学近くでは理論を追って使途不明の論理に走り、そして多数の人々は２次元は人知を超えたものとして情緒の世界に逃避する。本稿では、配置される「もの」と、それを受け入れる「平面」の両視点から配置を整理する。それぞれは1994年に開発されたSequence-PairとBSGと呼ばれるデータ構造にルーツをもつ。両者の差異を昇華してSingle-Sequenceと命名する自然数順列でまとまった数理となることを述べる。 |
| 題名 | Baxter Permutationから矩形分割への線形時間変換 |
| 著者 | ○高橋 俊彦(新潟大学大学院自然科学研究科) |
| pages | pp. 223 - 228 |
| keywords | Baxter permutation, rectangluar partition, floorplan, algorithm |
| abstract | 矩形配置および矩形分割がVLSIレイアウト設計における主要な関心事となって久しい.矩形配置は与えられた矩形の集合を重なることなく平面上に描くことであり, 矩形分割は矩形を直線分により決められた数の小さな矩形へ細分することである. この10年の間に矩形配置および矩形分割の表現法が数多く提案された. 本論文はBaxter permutationと隣接交差を持たないSequence-Pairが同等であることの証明およびBaxter permutationから矩形分割を線形時間で構成するアルゴリズムを与える.これらの結果は矩形分割の表現は計算量的観点からもBaxter permutationのみで十分であることを強く示唆するものである. |
| 題名 | アナログIC設計における対称配置制約を考慮した配置手法 |
| 著者 | ○甲田 真一, 藤吉 邦洋(東京農工大学 工学教育部 電気電子工学専攻), 児玉 親亮(東京農工大学 工学教育部 電子情報工学専攻) |
| pages | pp. 229 - 234 |
| keywords | sequence-pair, 対称配置制約, アナログIC, 配置問題 |
| abstract | 高性能アナログICのレイアウト設計では、しばしば複数のモジュール対を水平、 もしくは垂直な軸に対して線対称に配置することが要求される。 Balasaらは矩形配置表現方法であるsequence-pairを用いて、 対称配置制約とsequence-pairによる制約を満たした配置を 得る手法を提案した。 しかしこの方法は、モジュール同士が重なってしまったり、 最密な配置を得る事ができない等の欠陥がある。 そこで本稿では、sequence-pairと対称配置制約を線形の制約式に変換し、 チップ面積の最小化を目的として線形計画法によって解き、 与えられた制約下で最密な配置を得ることが可能な手法を提案する。 |
| 題名 | Thermal-Aware Placement Based on FM Partition Scheme and Force-Directed Heuristic |
| 著者 | ○Jing Li, Hiroshi Miyashita(The University of Kitakyushu) |
| pages | pp. 235 - 240 |
| keywords | VLSI circuit physical design, thermal placement, force-directed heuristic, partition, reliability |
| abstract | Temperature-tracking is becoming of paramount importance in modern electronic design automation tools. In this paper, we present a deterministic thermal placement algorithm for standard cell based layout which can lead to a smooth temperature distribution over the die. It is mainly based on Fiduccia-Mattheyses partition scheme and a former substrate thermal model that can convert the user-specified temperature constraints into the corresponding power distribution constraints. Moreover, a kind of force-directed heuristic relative to cells’ power consumption is introduced in the above process. Experimental results demonstrate a comparatively uniform temperature distribution and show a reduction of the maximal temperature on the die. |
| 題名 | A Selective Care Bits Coding Method for Test Data Compression |
| 著者 | ○Youhua Shi, Nozomu Togawa(Dept. of Computer Science, Waseda University), Shinji Kimura(IPS Graduate School, Waseda University), Masao Yanagisawa, Tatsuo Ohtsuki(Dept. of Computer Science, Waseda University) |
| pages | pp. 241 - 246 |
| keywords | test data compression, scan, don't-care, test channel |
| abstract | This paper presents a test input data compression technique, which can be used to reduce input test data volume and test application time, while exponentially increases the number of internal scan chains under limited test channels. In the proposed method, we explored the linear dependencies of the internal scan chains, and instead of encoding all the specified bits in test cubes, only a smaller amount of specified bits are selected for encoding, thus greater compression can be expected. Experiments on the larger benchmark circuits show significant reduction in test data volume with corresponding savings on test application time can be indeed achieved even for the well-compacted test set. |
| 題名 | Flexible Multi-step IP Paging Schemes with Aggregation |
| 著者 | ○Hung Tuan Do(Gunma University, Department of Computer Science), Yoshikuni Onozato(Gunma University， Department of Computer Science) |
| pages | pp. 247 - 252 |
| keywords | Multi-step Paging, IP Paging, Individual Paging, Aggregate Paging |
| abstract | This paper proposes and evaluates several flexible multi-step paging schemes with aggregate mechanism to meet the requirements on paging cost and paging latency of wireless mobile communication systems. The essential merits of the schemes are proven theoretically then demonstrated via numerical results. Based on these features, an adaptive paging agent, which operates flexibly under the constraints of the paging cost and latency, can be designed. The proposed schemes operate on both PCSs and wireless IP network systems. Our performance analysis of these schemes shows that they are simple but satisfactory in paging cost and paging latency. We also propose and evaluate some variants of the proposed schemes. |
| 題名 | Performance Evaluation of PC Cluster-based Parallel Branch-and-Bound Algorithms for the Graph Coloring Problem |
| 著者 | Yoshitaka Shimoda, ○Satoshi Taoka, Daisuke Takafuji, Toshimasa Watanabe(Graduate School of Engineering, Hiroshima University) |
| pages | pp. 253 - 258 |
| keywords | Parallel branch-and-bound algorithms, Combinatorial optimization problems, MPI, Optimum solutions |
| abstract | A branch-and-bound algorithm (BB for short) is the most general technique to deal with various combinatorial optimization problems. Even if it is used, computation time is likely to increase exponentially. So we consider its parallelization to reduce it. It has been reported %,through experimentation on transputers networks, that the computation time of a parallel BB heavily depends upon node-variable selection strategies. And, in case of a parallel BB, it is also necessary to prevent increase in communication time. So, it is important to pay attention to how many and what kind of nodes are to be transferred (called sending-node selection strategy). In this paper, we propose some sending-node selection strategies and experimentally evaluate how these strategies affect computation time of a parallel BB on a PC cluster network. |
| 題名 | 非同期分散分枝限定法の基本構造と可能性 |
| 著者 | ○佐々木 淳, 櫟 粛之(日本電信電話（株） NTT コミュニケーション科学基礎研究所), 増山 繁(豊橋技術科学大学 知識情報工学系) |
| pages | pp. 259 - 264 |
| keywords | 分散アルゴリズム, 分枝限定法 |
| abstract | 本稿では，分散システムにおいて，各変数の値がホストを表すような地理的な特徴を持つ最適化問題を解くための新しい非同期分散分枝限定法を提案して，性質を議論して今後の可能性を探る．この手法はNP困難な離散最適化問題に対して非同期完全分散システムで近似解でない厳密な最適解を求める最初のアルゴリズムである．これは従来の分散最適化アルゴリズムに比べて高い柔軟性と頑健性を持つ．本手法は今後の拡張により，大規模かつ動的な非同期分散システムにおいて有用な手法になり得る． |
| 題名 | (招待)リアルタイムOS技術の概要と動向 |
| 著者 | 高田 広章(名古屋大学) |
| 題名 | (招待)Complex Systems and Hybrid Dynamical Systems |
| 著者 | ○Kazutoshi Gohara(Hokkaido University) |
| pages | pp. 265 - 268 |
| keywords | Hybrid Dynamical Systems, Complex Systems |
| abstract | In this paper a theory developed by the author is reviewed for the dynamics of complex systems. Recently, "Hybrid Dynamical Systems" have attracted considerable attention in automatic control domain. The hybrid dynamical system is defined by a continuous dynamical system discretely switched by external temporal inputs. The theory suggests that the dynamics of ODE systems, which is stochastically excited by external temporal inputs, is generally characterized by a set of continuous trajectories with a fractal-like structure in hyper-cylindrical phase space. |
| 題名 | 確率的切り替えを伴うARXモデルのパラメータ推定法とその応用 |
| 著者 | 山田 直幸, ○鈴木 達也, 稲垣 伸吉, 関沢 省吾(名古屋大学) |
| pages | pp. 269 - 274 |
| keywords | Hybrid System, ARX Model, EM Algorithm |
| abstract | This paper presents a parameter identification technique for a switched ARX model. The developed algorithm can be regarded as a natural extension of the learning algorithm for Hidden Markov Model (HMM),which is based on the EM algorithm.The usefulness of the proposed technique is verified through some numerical experiments for the switched impedance model with and without existence of the modelling error. |
| 題名 | Polynomial-Time Probabilistic Algorithm for Controllability/Reachability Analysis of Hybrid Systems |
| 著者 | Shun-ichi Azuma, ○Jun-ichi Imura(Tokyo Institute of Technology/Graduate School of Information Science and Engineering) |
| pages | pp. 275 - 280 |
| keywords | hybrid systems, Reachability, Controllability |
| abstract | This paper proposes a polynomial-time probabilistic approach to solve the controllability problem of sampled-data/discrete-time piecewise affine systems. First, an algebraic characterization for the system to be controllable is derived. Next, based on the characterization, an approach to determine if or not the system is controllable in a probabilistic sense is proposed based on a randomized algorithm. Finally, it is shown by numerical examples that the proposed approach is useful. |
| 題名 | 人間--機械系におけるオートメーションサプライズの検出 -- 時間付きオートマトンを用いたアプローチ -- |
| 著者 | ○足立 正和, 潮 俊光(大阪大学 大学院基礎工学研究科) |
| pages | pp. 281 - 286 |
| keywords | 人間-機械系, オートメーションサプライズ, 時間付きオートマトン |
| abstract | 人間--機械系において，マシンの実際の振る舞いとユーザの意図の間に誤認識が生じると，オートメーションサプライズと呼ばれる現象が生じ，ヒューマンエラーの大きな要因の一つとなる．これまでに，離散事象システムでモデル化された人間--機械系に対するオートメーションサプライズの検証法がいくつか提案されている．本論文では，これらの手法を拡張することにより，時間付きオートマトンでモデル化された人間--機械系に対してオートメーションサプライズの存在を検証する手法を提案する． |
| 題名 | 制約充足に基づいたハイブリッドシステム設計のための計算ツール |
| 著者 | 平石 邦彦, ○崔 舜星(北陸先端科学技術大学院大学・情報科学研究科) |
| pages | pp. 287 - 292 |
| keywords | ハイブリッドシステム, 形式的検証 |
| abstract | 本研究では，ハイブリッドシステムの設計問題に対し，時間進行に伴う状態変化を，状態変数およびパラメータに関する制約の追加という形で逐次的に計算する解法を用い，そして，制御系設計の例題に対し，CLP，QE，および計算幾何アルゴリズムを適用した結果について報告する． |
| 題名 | 無限状態システムの匿名性検証 |
| 著者 | ○河辺 義信, 真野 健, 櫻田 英樹, 塚田 恭章(日本電信電話株式会社 NTTコミュニケーション科学基礎研究所) |
| pages | pp. 293 - 298 |
| keywords | 匿名性, 形式的検証, 定理証明器, I/O-オートマトン, 匿名シミュレーション |
| abstract | 匿名性の考え方は，寄付・投票・新聞や雑誌への投書など，実世界の様々な場面に現れている．インターネットでも，たとえば電子投票システムなど，匿名性を保証すべきシステムを考えることができる．しかし，そのようなシステムの匿名性をどのように確かめるかは，明らかではない．とくに，無限状態システムに対する，定理証明器を用いた検証手法はこれまで知られていなかった．本稿では，定理証明器に基づく検証ツールを持つ計算モデルであるI/O-オートマトンで匿名性を検証する手法を提案する．これは，匿名シミュレーションと呼ばれる関係を用いる手法である．本稿では提案手法の正しさを証明し，さらに形式的検証の例を示す． |
| 題名 | (招待)非線形振動子を用いたロボットの歩行制御 |
| 著者 | 土屋 和雄(京都大学) |
| 2005年4月26日(火) |
| 題名 | シャントキャパシタの非線形性を考慮したE級増幅器の設計 |
| 著者 | 有福 庸二(千葉大学工学部情報画像工学科), 長谷 宏之, ○関屋 大雄, 呂 建明, 谷萩 隆嗣(千葉大学大学院自然科学研究科) |
| pages | pp. 299 - 304 |
| keywords | E級増幅器, シャントキャパシタ, 非線形性 |
| abstract | 本研究では，シャントキャパシタの非線形性を考慮したE級増幅器の設計を行う． シャントキャパシタの非線形性を考慮したE級増幅器の従来の設計方法では共振回路のQ値を高く，入力インダクタンスの値を大きくすることが仮定されているが，本研究で行う設計においては，低いQ値および小さな入力インダクタンスにおける設計が可能であり，今まで導出できなかった設計値の導出が可能となる． また，回路シミュレータSPICEによるシミュレーションを行うことにより，シミュレーション結果と計算結果の良好な一致を確認する． |
| 題名 | H-Bridge インバータの分岐現象とゼロクロスISS法について |
| 著者 | ○赤津 智史, 斎藤 利通, 鳥飼 弘幸(法政大学) |
| pages | pp. 305 - 309 |
| keywords | インバータ, カオス, 分岐, カオス制御, ZC-ISS |
| abstract | 基本的なDC/AC変換回路として知られている電流モード H-Bridge インバータついて考察する。 同回路のスイッチングは、インダクタ電流のサンプル値によって制御される。 同回路は、フィードバックゲイン等のパラメータを変化させると様々な分岐現象を呈する。 回路は区分線形であり、現象は写像法によって精密に解析することができる。 次に、所望の動作状態を安定化するために、Instantaneous State Setting 法が 有効であることを示す。 |
| 題名 | 区分線形抵抗を端末に持つ伝送線路回路の厳密カオス発生条件 |
| 著者 | ○岡崎 秀晃(湘南工科大学システムコミュニケーション工学科), 岡崎 千穂(私設顧問), 本多 博彦, 中野 秀夫(湘南工科大学システムコミュニケーション工学科) |
| pages | pp. 311 - 316 |
| keywords | カオス, 区分線形抵抗, 伝送線路回路 |
| abstract | この論文においては、カオス電子工学に寄与することを考え、一方の端末に3セグメント区分線形抵抗が接続され、もう一方の端末に直流バイアス電圧源と負荷抵抗が直列に接続された伝送線路回路について考察し、この伝送線路回路のダイナミクスを記述する1次元写像をいかに導出するかまた、この伝送回路に厳密な意味でカオスが存在する十分条件について議論する。 |
| 題名 | On Phase Pattern Transition in Star-Coupled Wien-Bridge Oscillators with Parameter Deviations |
| 著者 | ○Seiichiro Moro(University of Fukui), Tadashi Matsumoto(Fukui University of Technology) |
| pages | pp. 317 - 322 |
| keywords | 結合発振器, 位相パターン, 同期現象, パルス駆動 |
| abstract | In this paper, we show the temporaly transiton of the phase patterns in pulse-driven star-coupled Wien-bridge oscillators with the parameter deviations. The symmetry of the system is collapsed by such parameter deviations, and they affect the system dynamics and the phase patterns. From the results, it is shown that some phase pattern can be seen easily and that some phase patterns can be hardly seen because of the deviations. Such phenomena can separate the preferred patterns from undesirable patterns. Moreover, the reachability problems of the phase patterns suggests that these systems can treat the spatio-temporal patterns. From these features, these will be convenient for the use as some kinds of neural networks and associative memories. |
| 題名 | １次遅れ自己フィードバックをもつ高次元離散時間ニューロンモデルに生じる分岐現象 |
| 著者 | ○田中 寛人, 潮 俊光(大阪大学 大学院基礎工学研究科) |
| pages | pp. 323 - 327 |
| keywords | １次遅れ自己フィードバック, カオス, バースト振動, ニューロンモデル |
| abstract | 本報告では筆者らが提案しているバースト振動が生じる高次元離散時間ニューロンモデルに，自己フィードバックをもたせたモデルを提案する．元のモデルにおいてバーストが生じないパラメータ設定であっても，自己フィードバックの重みパラメータを適切に与えることで，提案モデルにカオス的なバースト振動が生じる．さらに，このバースト振動はアトラクタとなっており，２周期点がホップ分岐することによってバースト振動が生じるという元のモデルにおける発生機構とは異なっている．これらの現象を考察するため，このニューロンモデルに生じる分岐現象について検討した． |
| 題名 | ひとの頭部に無意識に生じるゆらぎの特徴分析とその応用 |
| 著者 | ○矢内 浩文(茨城大学工学部メディア通信工学科), 水野 喜夫(茨城大学大学院理工学研究科メディア通信工学専攻) |
| pages | pp. 329 - 332 |
| keywords | バイオメトリクス, 個人認証, ノンバーバルコミュニケーション, ゆらぎ, 画像処理 |
| abstract | 発話時に頭部に生じる無意識のゆらぎに，個人を特定するための情報が含まれていることが分かった．頭部に付けた3つのマーカーの軌跡を画像処理で追跡することにより，輝度重心の軌跡長や移動範囲，頭部回転など9個から27個の特徴量を算出し10名の人物の分類を試みたところ，27個の特徴量を用いると100%の正答率が達成できることが分かった． |
| 題名 | ネオコグニトロンを用いた屋内侵入者検知システムに対する検討 |
| 著者 | ○大西 玲奈(日本大学大学院理工学研究科電子工学専攻), 関根 好文(日本大学理工学部電子情報工学科) |
| pages | pp. 333 - 337 |
| keywords | 屋内侵入者検知システム, ネオコグニトロン, 識別 |
| abstract | 近年， セキュリティを目的とする屋内侵入者自動検知システムに対する関心が高まっており，我々はその構築を目的に研究を行っている。屋内侵入者検知システムでは，移動対象が人間か否かを識別する必要があるが，侵入者は種々の姿勢で侵入する可能性がある。本稿では，侵入姿勢に影響の少ない人体頭部領域に着目し，模擬画像と実画像を用いて，ネオコグニトロンによる識別に対して検討を行い，模擬画像の場合60％以上，実画像の場合80％以上の識別率が得られた。このことから，ネオコグニトロンが侵入者検知システムへ応用可能であることを示唆した。 |
| 題名 | BP学習におけるゆとりニューラルネットワークのもつ柔軟性について |
| 著者 | ○上手 洋子, 西尾 芳文(徳島大学 工学部 電気電子工学科) |
| pages | pp. 339 - 342 |
| keywords | BP学習, ニューラルネットワーク, カオス時系列, ゆとり |
| abstract | ニューラルネットワークはバックプロパゲーショ ン(BP) 学習が提案されて以来，パターン認識 や制御，信号処理など様々な分野で活用され，その 有効性が明らかにされている．実際の脳が何 らかの処理をする際には，全てのニューロンが常に 一斉に動作しているのではなく，関連するニューロ ンが必要に応じて動作していると考えられる．我々 はこの概念を階層型ニューラルネットワークの中 間層に応用したネットワークを提案し， 簡単な二次関数を学習させるシミュレーションを行い， ゆとりニューラルネットワークの有効性を確認している． 本研究では，より難しい問題を対象として様々 な計算機シミュレーションを行い，ゆとりニューラ ルネットワークのもつ様々な性能の調査を行う．具 体的な学習例としては，skew tent map によって 生成されるカオス時系列を用いる．まず，系列長 が10 の時系列を100 パターン学習するときの学習 精度，収束速度について評価を行う．さらにネット ワークの学習が終わったあとで，学習に用いた100 パターンとは異なる未知のカオス時系列パターン を入力したときに，入力と同じ時系列パターンを 出力できるかの調査を行う．また，中間層ニューロ ンの切り替わり方法として，カオス，規則，ラン ダムの場合についての比較を行う． |
| 題名 | ハードウェア化に適した改良版自己組織化関係ネットワーク |
| 著者 | ○田向 権, 堀尾 恵一, 山川 烈(九州工業大学大学院生命体工学研究科) |
| pages | pp. 343 - 348 |
| keywords | 自己組織化関係ネットワーク, 自己組織化マップ, 簡易型ファジィ推論, デジタルハードウェア, FPGA |
| abstract | 自己組織化関係ネットワーク(以下SORと示す)は，Kohonenの自己組織化マップを拡張したニューラルネットワークモデルであり，システムの望ましい入出力間の写像関係を競合学習によって獲得する．学習終了後，SORは入力信号から出力信号を生成するコントローラとして用いることができる．出力信号は，入力信号と競合層ユニット間の類似度に基づいた重み付き平均で演算される．しかしながら，この処理には膨大な積和演算が必要であるため，ハードウェア化したとしてもリアルタイム処理には向かない．そこで本研究では，本質的に不必要な演算を省略し，少ないクロック数で入力信号より出力信号を生成する，ハードウェア化に適したSORアルゴリズムとそのデジタルアーキテクチャを提案する． |
| 題名 | Entropy based Associative Model |
| 著者 | ○Masahiro Nakagawa(長岡技術科学大学 工学部) |
| pages | pp. 349 - 354 |
| keywords | 想起モデル, エントロピー, 自己相関, 記憶容量, カオス |
| abstract | 本論文においては，従来の２次形式のエネルギー関数を最小化するという自己相関型の想起モデルに対して，エントロピーの最小化により想起を実現する新規な想起モデルを提案する．本モデルは，特殊な場合として，上記の自己相関モデルに帰着され，想起過程において，自己相関からエントロピー型への遷移を行うことにより，従来型のアソシアトロンの２倍の記憶容量を実現することが見出された．さらに，非単調活性化関数を導入することにより，カオスダイナミクスを導入し，非直交学習の場合においても十分な想起性能が得られることを示す． |
| 題名 | 自己想起型連想記憶モデルにおける分岐図の構成 |
| 著者 | ○石川 成子(山口大学大学院理工学研究科), 川村 正樹(山口大学大学) |
| pages | pp. 355 - 360 |
| keywords | 連想記憶モデル, カオス, 非単調素子, 分岐図, 周期判定法 |
| abstract | 連想記憶モデルにおいて、系列想起モデルでは想起過程のカオス現象が解析さ れているが、自己想起モデルにおける分岐構造は明らかにされていない。そこ で、自己想起モデルの分岐図を構成する。分岐図を構成するためには、周期判 定が必要である。しかしながら、計算機シミュレーションでは、構成するニュー ロン数が有限であることから想起過程に相関のあるゆらぎが生じ、自己相関関 数を用いた周期判定法では正しく判定できない．本研究では、本モデルの分岐 図を構成するために新たな周期判定法を提案し、本手法を用いることにより自 己想起モデルの分岐図を構成した。さらに系列想起モデルとの比較を行い、自 己想起モデルにおける分岐構造を明らかにした。 |
| 題名 | 遅延フィードバック制御によるカオスニューラルネットワークモデルの制御 |
| 著者 | ○加藤 文彦(福井大学知能システム工学専攻), 黒岩 丈介, 高橋 勇, 小高 知宏, 小倉 久和(福井大学知能システム工学科) |
| pages | pp. 361 - 366 |
| keywords | カオスニューラルネットワークモデル, 遅れフィードバック制御, カオス制御 |
| abstract | カオスニューラルネットモデルは、カオス的な自己想起型の連想記憶ダイナミクスを示す。カオスを用いて記憶パターン空間を探索するためには、カオス状態を様々に変化させたり、その変化を少しづつ行なうような制御が重要となる。本研究で我々は、我々がこれまでに提案してきた遅れフィードバック制御法を改良して、カオス状態に至るまでに不安定化した軌道を安定化させることができるようなカオス制御方法を提案する。そして、実際の計算機実験により、様々な不安定化した軌道を安定化可能なことを示した。 |
| 題名 | 高速連続時間バンドパスΔΣAD変調器アーキテクチャ - RF DAC によるサブサンプリングの実現 - |
| 著者 | ○上森 将文, 市川 知成, 小林 春夫(群馬大学 工学部 電気電子工学科) |
| pages | pp. 367 - 372 |
| keywords | デルタシグマ変調器, バンドパス, RF DAC, サブサンプリング, ジッタ |
| 題名 | I,Qパスを分離した複素バンドパスΔΣAD変調器アーキテクチャ |
| 著者 | ○傘 昊, 早川 晃, 神宮 善敬, 和田 宏樹, 萩原 広之, 小林 和幸, 小林 春夫(群馬大学工学部電気電子工学科), 松浦 達治, 矢萩 孝一, 工藤 純也, 中根 秀夫((株)ルネサステクノロジ) |
| pages | pp. 373 - 378 |
| keywords | 複素バンドパスΔΣAD変調器回路, I、Q経路間ミスマッチ, DA変換器, DWAアルゴリズム, マルチプレクサー |
| 題名 | バンドパス・ミスマッチ・シェーピング機能を持ったカスケード型バンドパスΔΣ−ＤＡＣ |
| 著者 | ○安田 彰, 柴田 政範, 佐藤 航一郎, 曽我 剛(法政大学工学部情報電気電子工学科) |
| pages | pp. 379 - 384 |
| keywords | ΔΣ, ＤＡＣ, ミスマッチ, シェーピング |
| abstract | 本論文では、バンドパスミスマッチシェーピング機能を持ったカスケード型バンドパスΔΣ−ＤＡＣを提案する。本手法では、単に内部ＤＡＣを構成する単位電流源を順番に切り換えるることで、バンドパスミスマッチシェーピングを実現することができる。このため、従来のミスマッチシェーパーのような複雑演算や回路が不要であるため、小型化、低消費電力化、高速化を図ることが可能となる。 |
| 題名 | 時変窓付きA/Dコンバータの基本特性 |
| 著者 | ○田中 綾, 中 雅昭, 斎藤 利通(法政大学) |
| pages | pp. 385 - 388 |
| keywords | ADコンバータ, スイッチトキャパシタ, アナログ信号処理 |
| abstract | 本稿は時変窓付きA/Dコンバータを紹介する。TWADCは基本的なA/Dコンバータ(以下ADC)として知られているSigma-Deltaモジュレータに適切な符号長を検出するための内部状態を監視する時変の窓を設けたものである。この時変窓の傾きに対する符号化速度や誤差特性について検討を行い、またその動作を実現するような簡素な回路を提案する |
| 題名 | CMOS二段積み構成による低電圧パイプラインA/D変換回路 |
| 著者 | 高窪 かをり(明治大学), ○清水 和生(東海大学), 高窪 統(中央大学) |
| pages | pp. 389 - 394 |
| keywords | CMOS二段積み構成, 二段積み減算回路, パイプラインA/D変換回路, 低電源電圧, 低消費電力 |
| abstract | A/D変換回路は、低電源電圧・低消費電力化が望まれている。パイプラインA/D変換回路は、スイッチト・キャパシタ(SC)回路を用いて構成するのが主流で、SC回路を用いて次段に伝達する関数を作る構成になっている。本稿では、シングルウェルのみのプロセスでも実現可能な二段積み減算回路を用いた低電圧・低消費電力のパイプラインA/D変換回路を提案する。 |
| 題名 | パルス形ハードウェアCPGモデルの振動パターン制御に対する検討 |
| 著者 | ○秦 恵子, 中洞 芳史, 関根 好文(日本大学) |
| pages | pp. 395 - 399 |
| keywords | パルス形ハードウェアニューロンモデル, パルス形ハードウェア興奮抑制ニューロン対モデル, CPG, 振動パターン制御 |
| abstract | 歩行など生体の基本的な移動運動は，中枢神経系におけるCentral Pattern Generator(CPG)により生成・制御されていることが知られている。我々は，四足歩行運動の生成・制御を目的とするCPGモデルとして，四肢動物の代表的な歩行パターンに対応する振動パターンを生成可能な，パルス形ハードウェアニューロンモデルで構成した興奮抑制ニューロン対回路を用いたパルス形ハードウェアCPGモデルについて研究を行っている。本稿は，外部入力による振動パターンの制御について検討を行っている。その結果， CPGモデルに外部入力を与えることにより振動パターンの制御が可能であることを明らかにしている。 |
| 題名 | (招待)高速・高周波回路の設計解析手法 |
| 著者 | ○三堂 哲寿(日本シノプシス) |
| pages | pp. 401 - 406 |
| keywords | RF, 回路, シミュレーション, 伝送線路, 高周波 |
| abstract | 本稿では高速・高周波回路の設計に必要となる解析の 基礎となる考え方を大局的に理解することを目的とし、 伝送線路解析、Sパラメタ解析、高周波での大信号解析、 発振回路解析等の手法とその応用について述べる。 |
| 題名 | フラクショナルPLLを用いたスプレッドスペクトラムクロック発生器 |
| 著者 | ○川本 高司, 小久保 優(日立製作所 中央研究所), 能登 隆行, 鈴木 正人, 鈴木 成行, 早坂 隆, 高橋 智明, 笠井 淳(ルネサステクノロジ) |
| pages | pp. 407 - 412 |
| keywords | PLL, Spread-Spectrum-Clock, Serial-ATA, ΣΔ-modulator |
| abstract | 信号処理速度の高速化から、ますます困難になっているEMI対策として注目されているスペクトラム拡散を実現するスプレッドスペクトラムクロック発生器を実装したトランシーバを、高速伝送を実現するシリアルATA用に試作した。フラクショナルPLLを用いて実現したSSCGは、分周器部分に入力信号範囲の制限を行った変調器を用いた構成を提案し、ΣΔ変調器が発生する雑音を起因としてPLL出力に現れるジッタを低減する方式を開発した。また、PLLジッタの主要因であるVCOジッタを低減するための回路手法についても報告する。さらに、試作したトランシーバとホストとのシリアルATAによる伝送を確認したので報告する。 |
| 題名 | MEMS技術を用いた可変インダクタの設計 |
| 著者 | ○光野 正志(群馬大学大学院工学研究科電気電子工学専攻), 木村 圭吾(群馬大学工学部電気電子工学科), 小室 貴紀(アジレント・テクノロジー・インターナショナル(株)), 小林 春夫(群馬大学工学部電気電子工学科), 酒寄 寛(アジレント・テクノロジー・インターナショナル(株)), 安田 祐造(アナログ・チップ・デザイン(有)) |
| pages | pp. 413 - 418 |
| keywords | MEMS, Variable Inductor, Mutual Inductance, Actuator, Heat Expansion |
| abstract | この論文ではMEMS(Micro Electro Mechanical Systems)技術を用いた可変インダクタ、及び可変させるためのアクチュエータの設計を行い、シミュレーションにより動作の一部を確認したので報告する。 可変インダクタは携帯通信機器のキーコンポーネントの一つになり 得る可能性が高いが、通常のSi LSI上には実現は難しい。そこで その実現手段として、MEMS技術の適用を検討した。 |
| 題名 | 超高速LSIに向けたオンチップ差動伝送線路配線技術 |
| 著者 | ○伊藤 浩之, 井上 淳平, 五味 振一郎, 杉田 英之, 岡田 健一, 益 一哉(東京工業大学精密工学研究所) |
| pages | pp. 419 - 424 |
| keywords | 伝送線路, 長距離配線, 配線遅延, 消費電力 |
| abstract | 本稿では, 将来のプロセスにおけるオンチップ差動伝送線路配線の有効性について, 実設計の結果をもとに議論した. 45nmノードにおいて5mmの長さの配線に差動伝送線路配線を用いた場合, 遅延時間をRC配線の1/10に, 消費電力 を1/5に低減することができる. 長距離配線に差動伝送線路を導入することにより, 45nm世代で, 消費電力は少なくとも10%改 善し, グローバル配線層数を増やすことで30%減少可能であることを予測した. |
| 題名 | オンチップ高速信号伝送における終端抵抗決定手法 |
| 著者 | ○土谷 亮(京都大学 情報学研究科), 橋本 昌宜(大阪大学 情報科学研究科), 小野寺 秀俊(京都大学 情報学研究科) |
| pages | pp. 425 - 430 |
| keywords | 伝送線路, 終端, 高速信号伝送 |
| abstract | 本稿では，オンチップ伝送線路の配線終端の設計方法について議論する． 従来，オンチップ配線の終端は CMOS のレシーバ回路に直接接続されており， 開放終端された線路と見なすことができる． 一方で，高速信号伝送用の配線では多重反射低減などの目的で 終端抵抗が用いられる． しかし，伝送速度，配線特性などがどのような場合に終端抵抗を用いるべきかについては 明らかではない． 本稿ではアイダイヤグラムの開口の解析式を導出し， 解析式に基づいた配線終端設計手法を提案する． 提案手法により，配線特性，信号伝送速度などのパラメータに応じて 最適な終端抵抗を設定することができる． |
| 題名 | 色空間のブロック分割に基づく携帯端末向けリアルタイム人オブジェクト抽出手法 |
| 著者 | ○藤田 玄, 今仲 隆晃, Huynh Van Nhat, 尾上 孝雄(大阪大学), 白川 功(兵庫県立大学) |
| pages | pp. 431 - 436 |
| keywords | オブジェクト抽出, リアルタイム, 人オブジェクト |
| abstract | 携帯端末で扱う動画像において人オブジェクトは極めて重要な要素であり，人オブジェクト抽出手法の開発により，これを利用した新しいアプリケーションの実現が期待できる．しかし，演算量・精度など課題が多く，実用的な人オブジェクト抽出手法は提案されていない． 本稿では，顔オブジェクトと髪オブジェクトの高速抽出手法とそれらのオブジェクトに基づく体オブジェクトの簡易抽出手法を提案する．提案手法は，ブロックによる色空間の分割に基づく肌色・髪色検出と，領域抽出が効率的に可能な放射状動的輪郭モデルにより人オブジェクト抽出を行う．提案オブジェクト抽出手法を，C++言語で実装・評価を行い，組込みプロセッサでリアルタイム抽出処理可能であることを示す． |
| 題名 | SOMによる道路標識認識の検討 |
| 著者 | ○植田 拓也, 鷲見 育亮(鳥取環境大学環境情報学部), 薮木 登(津山工業高等専門学校), 野田 尚志(鳥取環境大学環境情報学部), 副井 裕(鳥取大学工学部) |
| pages | pp. 437 - 442 |
| keywords | 自己組織化マップ, 画像認識, 道路標識 |
| abstract | 交通標識の検出および認識に関する研究は，ITSにおける一つの重要な分野であり，多くの研究が発表されている． 本論文では，画像処理と自己組織化マップ(SOM)を用いて，道路標識を含む風景画像から道路標識部分を抽出し，その標識がどのような種類であるかを判別することについて検討している．PCに接続されたUSBカメラやデジタルカメラから画像を取り込み，画像処理を行い，SOMを用いて形状を判別し，道路標識領域のみを抽出した． |
| 題名 | Content-based Motion Estimation VLSI Design for Real-time MPEG-4 Video Coding |
| 著者 | ○Shen Li, Satoshi Goto, Takeshi Ikenaga(Graduate School of IPS, Waseda University), Hideki Takeda, Masataka Matsui(Digital Media SoC Dept., SoC R&D Center, Toshiba Corp.) |
| pages | pp. 443 - 448 |
| keywords | content-based, motion estimation , low power |
| abstract | In this paper, a Content-based Motion Estimation Engine (ME Engine) is proposed for power-efficient real-time MPEG-4 video coding. This work has been verified in Stratix EP1S25F1020C7 FPGA (Altera) and synthesized with Rohm CMOS 0.35um technology. Evaluation reports show the proposed ME Engine can be implemented with 21637 gates and 6k-bit SRAM, and the operating frequency for real-time encoding can be as low as 4.16MHz for QCIF (15 fps) and 33.3MHz for CIF (30 fps) video, which is favorable for low power MPEG-4 encoder LSI design. |
| 題名 | JPEG2000の階層性を保持する拡張されたアクセス制限型暗号化法 |
| 著者 | ○渡邊 修(拓殖大学工学部情報エレクトロニクス学科), 今泉 祥子, 藤吉 正明, 貴家 仁志(東京都立大学大学院工学研究科電気工学専攻) |
| pages | pp. 449 - 454 |
| keywords | JPEG2000, 暗号化, アクセス制限, 階層性, ハッシュ関数 |
| abstract | 本稿では，JPEG 2000の重要な特長の一つである階層性を保持し，かつ，柔軟なアクセス制限を可能とした暗号化法を提案する．JPEG 2000は，いくつかの要素ごとに階層をなすコードストリームを生成し，SNR，空間，及び色成分などのスケーラビリティを有する．提案法では，管理する暗号鍵（マスターキー）が一つであり，ある指定された質の画像再生を許諾されたユーザーに対して，マスターキーから従属的に生成された一つの鍵を配送する．また，異なる質を許諾された他のユーザーに対してはマスターキーから従属的に決定された他の鍵を配送する．画像の質の指定は，JPEG 2000がもつすべてのスケーラビリティに対応する．従来のアクセス制限法は，複数の暗号鍵の管理及び配送が必要であるものと，コードストリームのうち最優先された一つの要素（例えばSNR）に対する階層性のみに限定され，JPEG 2000のもつ様々なスケーラビリティに同時には対応できないものに限られている． |
| 題名 | 可変係数デインタレーサバンクのための相互参照型パラメータ決定法 |
| 著者 | ○村松 正吾, 石田 拓麿, 打田 淳, 渡辺 裕樹, 菊池 久和(新潟大学) |
| pages | pp. 455 - 460 |
| keywords | スケーラブル映像符号化, 可逆デインタレース処理, 可変係数, デインタレーサバンク, 三次元ウェーブレット変換 |
| abstract | 本研究では，先に筆者らが提案した可変係数可逆デインタレーサのための新たなパラメータ決定法を与える．提案する手法は，従来までの検出器を利用したパラメータ決定法に比べ，フィールドインタリーブによるくし状効果の誤検出・検出漏れをより減じることが可能である．提案手法は，これまで主に検討してきた一つの可逆デインタレースシステムへの適用は不可能である．しかしながら，現在筆者らがスケーラブル映像符号化のための新たな時空間多重解像度解析システムとして研究を進めているデインタレーサバンクについては適用可能である．従来の検出器による手法は，静止部の高周波成分とインタリーブによる高周波成分，すなわちくし状部の区別が出来ないという欠点があった．一方，提案手法は原映像のフレーム列上の実際の画素値を理想値として参照し，パラメータを決定するため，先の高周波成分の原因を混同することがない．本研究では，広く利用されている垂直水Quincunx (VT-Quincux) 標本化に加え，Face-Centered Orthohomobic (FCO) 標本化についても扱う．また，パラメータ削減についても考察する．そして，いくつかの実験結果を示すことにより，今回提案するパラメータ決定法の有効性を確認する． |
| 題名 | Modulo Arithmetic-Based Watermarking for High-Quality Images |
| 著者 | ○藤吉 正明, 関 裕介(東京都立大学), 小林 弘幸(東京都立工業高等専門学校), 貴家 仁志(東京都立大学) |
| pages | pp. 461 - 466 |
| keywords | 電子透かし, 法演算, 高画質, 離散コサイン変換, 量子化型 |
| abstract | This paper proposes a watermarking method that hides an integer in an image by modifying the sum of the quantized discrete cosine transformed coefficients. Because modulo arithmetic-based modulation is applied to an integer to be embedded, less image distortion is achieved. Moreover, coefficients not being chosen to embed an integer are restored to their pre-quantized form, even though they are once quantized. The image-quality of a watermarked image is theoretically analyzed and is found to be superior to those of image-quality guaranteed methods. |
| 題名 | 階層型動き補償デインタレーサバンクを用いた時空間多重解像度解析 |
| 著者 | ○比企 豊, 石田 拓麿, 北川 大輔, 村松 正吾, 菊池 久和(新潟大学工学部電気電子工学科) |
| pages | pp. 467 - 472 |
| keywords | スケーラブル符号化, フィルタバンク, ウェーブレット変換, 動き補償 |
| abstract | 本研究では, 新たな時空間スケーラブル映像符号化のための新たなツールとして, 時空間多重解像度解析のための階層型動き補償デインタレーサバンクを提案する. 筆者らは新たな三次元フィルタバンクとして一階層のデインタレーサバンクを提案してきた.本手法では, 空間変換として 2 次元ウェーブレット変換 (DWT) を導入する. また, 本手法は元の映像の完全再構成を保証し, さらにレートを下げたプログレッシブ映像とインタレース映像を与えることが可能である. 本手法により, 粒度の細かい時空間解像度の制御が可能であることを示す. またいくつかの実験結果により本手法の有効性を示す. |
| 題名 | 離散時間型セルラニューラルネットワークを用いた非線形リフティングウェーブレットによるロスレス画像符号化 |
| 著者 | ○青森 久, 川上 航平(上智大学理工学部電気・電子工学科), 大竹 敢(玉川大学工学部メディアネットワーク学科), 高橋 伸彰(日本アイ・ビー・エム (株)), 山内 将行, 田中 衞(上智大学理工学部電気・電子工学科) |
| pages | pp. 473 - 478 |
| keywords | cellular neural networks, lifting, wavelet, interpolative dynamics, lossless image coding |
| abstract | Lifting 方式は線形及び非線形ウェーブレット変換を 構成する柔軟な手法の一つである. 本論文では, 離散 時間型セルラニューラルネットワーク(DT-CNNs) を 用いたlifting 方式に基づくロスレス画像符号化手法 を提案する. 提案手法では, DT-CNNs のダイナミク スによる非線形内挿効果により, 優れた予測性能を持 つ空間フィルタが実現される. また, DT-CNNs のダ イナミクスにおいて多値量子化関数を用いるため, 整 数型lifting が構成される. なお, 良質な低解像度画像 を得るために, DT-CNNs による予測フィルタに対応 する更新フィルタが用いられている. シミュレーショ ンでは, 様々な標準画像を用いて実験を行い従来の手 法と比較し, 提案手法の優位性を確認した. |
| 題名 | JPEG2000の要素技術を活用した画像認識システムの一構成法 − プライバシー・コンシャス・テレコミュニケーション・システムの構築に向けて − |
| 著者 | 竹田 将英, ○鈴木 貴之, 岩橋 政宏(長岡技術科学大学/電気系) |
| pages | pp. 479 - 484 |
| keywords | 圧縮, 認識, 転送, JPEG2000 |
| abstract | 本報告では、画像圧縮と画像認識を共に必要とするシステムにおいて、画像圧縮の要素技術を活用して画像認識を実施することで、全体の演算量および転送負荷を低減するためのシステム構成法を提案する。具体的なシステムの例として、プライバシー・コンシャスな遠隔映像通信システムを採り上げる。これは、送信側においてカメラから遠い人物ほど、受信側にて高い透明度で映写されるシステムである。また、JPEG2000符号化の要素技術である多重解像度表現ならびにビットプレーン分解を活用することで、人物領域の抽出ならびにその半透明化を実現する。 |
| 題名 | Interleaved FEC scheme for Burst Packet Loss Protection over RTP and Its Application to JPEG2000 Image Transmission |
| 著者 | ○Khairul Munadi, 黒崎 正行, 西川 清史, 貴家 仁志(東京都立大学大学院工学研究科電気工学専攻) |
| pages | pp. 485 - 489 |
| keywords | FEC, Packet loss, Interleaver, RTP, JPEG2000 |
| abstract | In this paper, we propose a novel approach in combining FEC and packet-level interleaving to combat burst packet loss over RTP based transmission. The proposed scheme can improve the recoverability rate of the FEC and reduce initial decoding delay of the conventional interleaved FEC. Thus, the proposed method can be applied for various multimedia applications such as audio and video conference, streaming, multicasting, etc. For simulation purposes, we applied the proposed method for transmission of JPEG2000 coded images. |
| 題名 | 2次状態空間ディジタルフィルタのL2感度最小化問題の閉じた形の解法 |
| 著者 | ○八巻 俊輔, 阿部 正英, 川又 政征(東北大学大学院工学研究科電子工学専攻) |
| pages | pp. 491 - 496 |
| keywords | 状態空間ディジタルフィルタ, L2感度 |
| abstract | 本論文では，2次のディジタルフィルタのみを対象としてL2感度最小化問題を検討する．まず、状態空間ディジタルフィルタについて、係数量子化誤差の指標であるL2感度が定義される。次に、L2感度最小化問題を提示し、一般に非線形方程式に帰着することを述べる。次に、2次のディジタルフィルタを対象とした場合にはL2感度最小化問題の最適解が双曲線関数を用いて表せることを示す．その結果，L2感度最小化問題は定数係数4次方程式に帰着することを示し、再帰的な繰り返し計算を使わずに、閉じた形でL2感度最小化問題の最適解が導けることを示す．最後に、実際に2次のディジタルフィルタのL2感度最小構造を導いた計算例を示す。 |
| 題名 | 低感度な整数DCTのための回転変換の最適な組み合わせ |
| 著者 | ○大西 昌宏, Dang Khoa Dang, 岩橋 政宏(長岡技術科学大学/電気電子情報工学専攻) |
| pages | pp. 497 - 502 |
| keywords | 整数回転変換, 感度, 最適割り当て, 整数DCT |
| abstract | 一般的に従来のDCTは実数値を出力するため静止画像の可逆圧縮には適していない。それに対し、整数DCTでは出力が整数値になるので可逆圧縮が可能となる。また、可逆圧縮だけでなく従来のDCTと互換性のある非可逆圧縮も同時に実行可能となる。 最近、我々のグループは回路全体のハードウェア規模縮小のために整数 DCT内のそれぞれの乗算器に対して最適な語長を割り当てる方法を報告した。しかしながら、その報告では整数回転変換(IRT)の種類については言及していない。本報告では実験的に、そして理論的に様々なIRTを解析することにより、整数DCTの乗算器係数を有限語長表現した場合に平均感度が最小となるようなIRTの組み合わせを見出した。結果として、ρ=0.95のAR(1)モデルを用いた場合、平均2.87[dB]のPSNR向上が確認できた。また、標準画像を用いた場合、最大7.13[dB]、平均6.46[dB]のPSNR向上が確認できた。 |
| 題名 | セルオートマトンのビットパターン生成能力とデータ圧縮率 |
| 著者 | ○山田 達也, 黒岩 丈介, 高橋 勇, 小高 知宏(福井大学工学部知能システム工学科), 小倉 久和(福井大学工学部知能システム工学), 奈良 重俊(岡山大学工学部電気電子工学科) |
| pages | pp. 503 - 508 |
| keywords | セルオートマトン, 可逆圧縮, ルールダイナミクス, 圧縮記述 |
| abstract | 本論文では， 1 次元 2 状態 3 近傍セルオートマトンのルール対による， ディジタル音信号（発話データ及び音楽データ）の記述に関連し， ルール対のビットパターン生成能力とデータ圧縮率の関係について 研究した． 得られた結果は， (1) ほとんどの場合， ビットパターン生成能力の高いルール対の一方は，クラス 3 に属する， カオス的ルールであること， (2) ビットパターン生成能力の高いルール対は， 最大適用回数 を 16 とした場合， 記述能力も高くなること， (3) 記述能力とデータ圧縮率には直接的な関係が見られないこと， が明らかになった． |
| 題名 | Theory of the Optimum Discrete Approximation of FIR Filter Banks Having the Minimum Worst-Case Measures of Error |
| 著者 | ○Yuichi Kida(School of Pharmaceutical Sciences, Ohu University), Takuro Kida(Department of EE, Nihon University) |
| pages | pp. 509 - 514 |
| keywords | best approximation, filter banks, digital signal processing, interpolation, set of signals |
| abstract | The realization of the scan-type discrete approximation of FIR filter bank that minimizes various worst-case measures of error, including the long-range worst-case measures of error in the time-domain or the frequency-domain, has been one of the difficult open-problems in the theory of filter banks and no exact solution has been obtained yet. This paper presents an answer to this problem. |
| 題名 | Practical Fast Clock-Schedule Design Algorithms |
| 著者 | ○高橋 篤司(東京工業大学) |
| pages | pp. 515 - 520 |
| keywords | clock schedule, algorithm |
| abstract | This paper introduces a practical clock-scheduling engine. The minimum feasible clock-period is obtained by using a modified Bellman-Ford shortest path algorithm. Then an optimum cost clock-schedule is obtained by using a bipartite matching algorithm. It also provides useful information to circuit synthesis tools. The experiment to a circuit with about 10000 registers and 100000 signal paths shows that a result is obtained within a few minutes. The computation time is almost linear to the circuit size in practice. |
| 題名 | Control Signal Skew Scheduling for RT Level Datapaths |
| 著者 | ○小畑 貴之, 金子 峰雄(北陸先端科学技術大学院大学) |
| pages | pp. 521 - 526 |
| keywords | datapath, skew, scheduling |
| abstract | To synthesize high performance VLSI systems, the importance of exploiting interconnection delay information at higher level design is recognized. To improve system performance further in terms of total computation time and/or robustness to delay variation, we are going to introduce appropriate delays which differentiate the arrival times of control signals to registers. A similar technique to the skew of register control has been proposed for sequential circuits, and significant effort has been devoted to so--called clock scheduling. There is a difference that, in general, clock signal in a sequential circuit is fed to each register every time, while register control signal in RT level datapath is fed to a register only in selected (i.e., scheduled) control steps. When we comprehend the behavior of a datapath with data flows instead of executions of operations, a multiplexer in a datapath behaves as a gate starting and stopping data flow. Introduction of the skew in the arrival times of control signals to multiplexers will contribute, as well as the one for registers, to improve system performance. In this paper, we propose optimization algorithm of skew for both registers and multiplexers in placed RT level datapath. |
| 題名 | 超低スタンバイリーク設計技術Selective-MT回路のスイッチトランジスタ共有による面積削減手法の提案 |
| 著者 | ○河邉 直之(東芝 セミコンダクター社 ), 北原 健, 南 文裕, 瀬田 克弘(東芝 セミコンダクター社), 古澤 敏行(東芝マイクロエレクトロニクス) |
| pages | pp. 527 - 532 |
| keywords | 低消費電力, リーク電力, マルチVt, スタンバイ電力, 自動設計 |
| abstract | 我々はリーク電力削減手法として、Selective-MT(Multi-Threshold)手法を提案している。この手法ではMTセルと呼ぶセルを使用する。MTセルには大きなスイッチトランジスタを使用するため、面積オーバヘッドが大きくなるという問題があった。今回、面積オーバヘッドを抑えつつ、さらにリーク電力を削減する手法を考案し、本手法を実現するための設計フローを構築した。本手法を適用した実験では、従来手法より面積を25%削減でき、リーク電力も50%削減できた。 |
| 題名 | Overview |
| 著者 | 増田 弘生(半導体理工学研究センター 設計技術開発部) |
| 題名 | (招待)統計的タイミング解析：概論 |
| 著者 | ○築山 修治(中央大学) |
| pages | pp. 533 - 538 |
| keywords | 統計的手法, タイミング解析, アルゴリズム, 遅延ばらつき |
| abstract | 微細加工技術の進歩により，各素子がチップ間だけでなく，チップ内でも大きくばらつくようになり，最悪の場合を想定した従来の設計法では，タイミング制約の厳しい高性能回路が設計できないという状況も生じている．このような問題を解決するため，統計的静的遅延解析が着目され，多くの報告がなされている．本文では，この問題の理論的背景，基本的演算，応用上の課題などの観点から，提案された手法を概観し，その動向について考える． |
| 題名 | (招待)DMA(Device Matrix Array)によるチップ内素子ばらつき分析手法 |
| 著者 | ○大川 眞一(半導体理工学研究センター/IP開発部), 青木 正和(諏訪東京理科大学/電子システム工学科), 増田 弘生(半導体理工学研究センター/物理設計開発室) |
| pages | pp. 539 - 544 |
| keywords | 素子, ばらつき |
| abstract | 90nm世代以降のLSI設計において、チップ内素子ばらつきの考慮は非常に重要な課題である。本研究では、電気的切換によるチップ内素子ばらつき評価チップ“ＤＭＡ”を開発した。ＤＭＡのチップアーキテクチャは、１チップでC, R, Tr, Ring Oscillator等、148種の評価パターン搭載し、それを240μmの空間分解能(14×14アレイ)、23aF(C), 11mΩ(R), 90pA(Tr) の精度(3σ)で評価することを可能にした。(29,008DUT/chip) ４次多項式近似による成分分離と、各成分の強度分析による素子のばらつき特性の観測は、ともすれば客観性を得にくいチップ内素子ばらつき評価という技術課題に対し、正確な理解と有益な分析手段の提供を実現した。 |
| 題名 | (招待)プロセスと環境のばらつきを考慮した設計技術 |
| 著者 | ○黒川 敦(STARC) |
| pages | pp. 545 - 550 |
| keywords | ばらつき, プロセス変動, コーナーモデル, OCV, STA |
| abstract | LSIの微細化につれてチップ内（intra-die）のばらつきが問題に なってきている．本論文では，プロセスばらつきと環境（設計環境や使用環境等）の ばらつきを考慮した効果的なタイミング解析方法を提案する．その方法は，従来コー ナー手法と統計的手法を融合したものであり，1)チップ間（inter-die）で変動する 成分と，2)チップ内で変動する不確定な成分と，3)チップ内の独立ランダムな成分に 分けて，チップ内のランダム変動のみを統計的に扱う．従来コーナー手法と提案手法 による静的タイミング解析結果の相違を示す．更に一般的な2次のポールからなるRC 回路モデルにおける統計的遅延算出式を提示する． |
| 題名 | Timed/Untimed Synchronization for Mixed-Signal System Level Design Environment |
| 著者 | ○Yu Liu(東京大学工学系研究科電子工学専攻), 小松 聡(東京大学大規模集積システム設計教育研究センター), 藤田 昌宏(東京大学工学系研究科電子工学専攻) |
| pages | pp. 551 - 556 |
| keywords | synchronization, mixed-signal extensions, system level design language, SpecC |
| abstract | Recently, System Level Design Languages (SLDL) which can describe both hardware and software aspects of the design are getting attentions. Mixed-signal extensions of SLDL enable current discrete-oriented SLDL to describe and simulate not only digital systems but also Digital-Analog mixed-signal systems. The synchronization between discrete and continuous system is wildly regarded as a critical part in the extensions. In this paper, we present an event-driven synchronization approach for both timed and untimed system level designs through which discrete and continuous time systems are synchronized via Analog-Digital(AD) events and Digital-Analog(DA) events. We also demonstrate how the synchronization method can be incorporated into SLDL, such as simulation kernel of SpecC. In the extended kernel, a new simulation cycle, AD time cycle is introduced. A preliminary evaluation on a spike-based current mode ADC with CNT based analog system description shows that the extended kernel works well under the system level description. |
| 題名 | Cベース高位設計における等価性検証フレームワークと反例解析手法の提案 |
| 著者 | ○松本 剛史(東京大学大学院工学系研究科電子工学専攻), 齋藤 寛(会津大学コンピュータ理工学部コンピュータハードウェア学科), 藤田 昌宏(東京大学大規模集積システム設計教育研究センター) |
| pages | pp. 557 - 562 |
| keywords | 等価性検証, システムレベル設計, 記号シミュレーション, デバッグ支援, 反例の解析 |
| abstract | 本稿では、Ｃ言語やＣライクな言語で記述された高位設計に対する形式的な等価性検証手法のフレームワークとその中で用いる反例解析手法を提案し、基礎的な実験結果を示す。本研究では、仕様記述から設計を始めて、動作合成ツールの入力を得るまでに人手で、もしくは、対話的に行われる設計詳細化や変更を検証の対象としている。提案する検証フレームワークでは、２つのＣ言語記述を受け取り、それらを記号シミュレーションすることによって等価性を検証する。さらに、検証結果が等価でない場合に、デバッグを容易にするため、反例を表すデータフローグラフを用いて「等価でない原因」を特定するための解析手法を提案する。 |
| 題名 | 信号の状態変化・状態遷移に基づいたハードウエアデザイン検証手法 |
| 著者 | ○高野 光司, 大庭 信之(日本アイ・ビー・エム（株）東京基礎研究所) |
| pages | pp. 563 - 568 |
| keywords | 論理検証, 状態遷移, リアルタイム, ロングラン, 計測手法 |
| abstract | 近年、VLSI技術の進歩とともに一つのVLSIチップに多くの機能を搭載したASIC、SOCが広く使われるようになってきた。VLSIが大規模化するにつれデザイン検証にかかる時間とコストも増大してきている。本論文では、デザイン内部信号の時間的変化を状態遷移としてとらえ、長時間のテストランでの信号の挙動をもれなく記録、遷移数を分析することで、問題原因の早期特定とデザイン検証の効率化を実現する手法を提案する |
| 題名 | 自己ハザードによりステージ数を節約したCISCパイプラインプロセッサの自動生成 |
| 著者 | ○王 佶, 山口 達彦, 伊藤 和人(埼玉大学) |
| pages | pp. 569 - 574 |
| keywords | プロセッサ, 自動生成, パイプライン, 自己ハザード |
| abstract | CISCプロセッサは個々の命令が複数の操作を行うので、 処理実現に必要なプログラムメモリ容量を低減できる一方で、 複雑な操作を実行するため命令実行に多くのパイプラインステージを必要とし、 プロセッサハードウェアコストが増大する傾向がある。 本論文では、与えられたCISC型命令セットについて、自己ハザードによって メモリアクセスに必要なパイプラインステージを低減したCISCプロセッサの ハードウェアを自動生成する手法を提案する。 |
| 題名 | SIMD型プロセッサコア向けHW/SW協調合成システムにおけるパイプライン演算ユニット生成手法 |
| 著者 | ○栗原 輝, 宮岡 祐一郎, 戸川 望, 柳澤 政生, 大附 辰夫(早稲田大学理工学部コンピュータ・ネットワーク工学科) |
| pages | pp. 575 - 580 |
| keywords | SIMD, プロセッサコア, HW/SWコデザイン, パイプライン, 見積り |
| abstract | SIMD型プロセッサコア向けHW/SW協調合成システムにおけるパイプライン演算ユニット生成系を提案する．1つの演算ユニットで実行される命令の集合と，生成される演算ユニットの面積および遅延の制約，およびパイプライン段数を入力とし，パイプライン化された演算ユニットの構成を複数列挙し面積と遅延の見積り値を出力する．提案するパイプライン演算ユニット生成系を用いることで，命令パイプラインの段数を増やし，動作周波数を向上させ，アプリケーションに最適なパイプライン段数の探索することを目的とする．またアーキテクチャ構成アルゴリズムにより，適切な位置にパイプラインレジスタの挿入されたパイプライン演算ユニットを構成できた． |
| 題名 | IP再利用を考慮したシステムLSI設計におけるインタフェース回路生成システム |
| 著者 | ○小原 俊逸(早稲田大学理工学部コンピュータ・ネットワーク工学科), 友野 直紀, 内田 純平, 宮岡 祐一郎, 戸川 望, 柳澤 政生, 大附 辰夫(早稲田大学理工学部コンピュータネットワーク工学科) |
| pages | pp. 581 - 586 |
| keywords | IP再利用, HW/SW協調設計, インタフェース回路 |
| abstract | 本論文ではIP再利用を考慮したシステムLSIにおけるインタフェース回路生成手法について述べる．IP再利用を考慮したシステムLSIとはアプリケーションをHW/SW分割した後，HW部分にはIPを再利用し，SW部分には自動合成したプロセッサコアを用いる．プロセッサコアとハードウェアIPは固有のインタフェースによって接続されるが，利用するハードウェアIPがこのインタフェースをサポートしないことがある．本研究では，ハードウェアIPに代わりプロセッサコアと通信を行うインタフェース回路を生成する手法を提案する．本手法により，ハードウェアIPのインタフェースを考慮することなくシステムLSI内で再利用することが可能になる． |
| 題名 | Simultaneous Scheduling and Binding for Asynchronous System with Statistical Makespan Analysis |
| 著者 | ○Koji Ohashi, Mineo Kaneko(北陸先端科学技術大学院大学 情報科学研究科) |
| pages | pp. 587 - 592 |
| keywords | asynchronous system, scheduling, binding, statistical analysis |
| abstract | In this paper, we propose an effective asynchronous datapath synthesis system to optimize statistical schedule length using statistical schedule length analysis. The proposed method is a heuristics which simultaneously performs scheduling and resource assignment. During the design process, decisions will be made based on the statistical schedule length analysis. Our system generates schedules and datapaths having higher statistical performances, which are not synthesized by using conventional one. |
| 題名 | (招待)プロジェクトの概要 −計算限界の過去・現在・未来− |
| 著者 | ○伊藤 大雄(京都大学) |
| pages | pp. 593 - 593 |
| keywords | 理論計算機科学, 特定領域研究 |
| abstract | 文部科学省特定領域研究「新世代の計算限界 −その解明と打破−」が2004年度に発足した。本発表では、その概要とねらいについて、該当分野の過去・現在・未来の状況を概観しつつ解説する。 |
| 題名 | (招待)オンライン予測の理論と応用 |
| 著者 | ○瀧本 英二(東北大学) |
| pages | pp. 595 - 600 |
| keywords | オンライン予測, Aggregating戦略, 計算学習理論 |
| abstract | オンライン予測と呼ばれる普遍的な意思決定モデルの方法論について概説する．このモデルは適用範囲が極めて広く，符号理論，ゲーム理論，学習理論，ファイナンス理論，オンライン最適化理論などさまざまな分野の問題を統一的に扱う枠組みを提供する．さらに，各分野で得られた結果の多くは，１つの戦略スキームを用いて説明することができる．本講演では，戦略スキームの原理について述べた後，それが各分野でどのように応用されているかを紹介する． |
| 題名 | (招待)Witt分解を用いたフーリエ解析 −MOD回路サイズの下限証明のための新しい代数− |
| 著者 | ○築地 立家(東京電機大学) |
| pages | pp. 601 - 606 |
| keywords | circuit, complexity |
| 題名 | 直方体分割の部屋数について |
| 著者 | ○太田 秀典(東京農工大学 大学院 工学教育部 電気電子工学専攻), 山田 敏規(埼玉大学 工学部 情報システム工学科), 藤吉 邦洋(東京農工大学 大学院 工学教育部 電気電子工学専攻) |
| pages | pp. 607 - 612 |
| keywords | 直方体分割, 部屋数, 平面グラフ |
| abstract | VLSIレイアウト設計において矩形分割が求められる様に，３次元VLSIのレイアウト設計においても配線領域の確保のために直方体分割が求められることが予想される．一方，矩形分割についての基本的な性質はよく知られているが，直方体分割に関してはほとんど何も知られていない．小文では、2次元上での領域分割における部屋数と分割線の関係を与え，これを利用して直方体分割における部屋数と分割面数の関係を与える． |
| 題名 | ３本以上の文字列に対する特定文字列を含む最長共通部分列問題 |
| 著者 | ○渡邉 雄樹, 山田 敏規(埼玉大学 工学部 情報システム工学科) |
| pages | pp. 613 - 618 |
| keywords | 最長共通部分列, 特定文字列, 多項式時間アルゴリズム |
| abstract | 複数の文字列が与えられたとき，これらの文字列に共通の部分列のうちで最も長い文字列を見つける問題は，最長共通部分列(LCS)問題として広く知られている．本研究では，LCS問題の変型として，次のような問題を考える：ある特定の文字列を部分列として含むような最長共通部分列を見つけよ． この新しいLCS問題は，与えられる文字列の数が２であるならば多項式時間で解くことができることが知られている．また，文字列の数に制限がない場合にはNP困難であることも知られている． 本研究では，与えられる文字列の数が定数である場合に，特定の文字列を部分列として含むような最長共通部分列を見つける多項式時間アルゴリズムを提案する． |
| 題名 | Constant Time Generation of Linear Extensions |
| 著者 | ○Akimitsu Ono, Shin-ichi Nakano(Gunma University) |
| pages | pp. 619 - 624 |
| keywords | enumeration, algorithm |
| abstract | Given a poset Ρ, several algorithms have been proposed for generating all linear extensions of Ρ. The fastest known algorithm generates each linear extension in constant time |
| 題名 | 文字数を考慮したラベルサイズ最大化問題 |
| 著者 | ○鳥海 重喜(中央大学大学院 理工学研究科 情報工学専攻), 遠藤 久雄((株)日立システムアンドサービス ネットワークビジネス本部), 今井 桂子(中央大学 理工学部 情報工学科) |
| pages | pp. 625 - 630 |
| keywords | 点ラベル配置, ラベルサイズ最大化, 長方形ラベル |
| abstract | 平面上の地図やグラフにおいて，それらを構成している要素に文字注記を行う問題をラベル配置問題という．そのなかで文字注記を行う対象を点とした問題をNLP(Node Label Placement)問題という．本稿では，NLP問題に対して4-positionモデルを用いて，文字数を考慮したラベルサイズ最大化問題を定義し，その解法を提案する．さらに，実際の地図データを用いて，東京23区における大手3社のコンビニエンスストアに対してチェーン名をラベルとする実験を行った結果を報告する． |
| 題名 | On Computation Complexity of Dead Problem for Program Nets |
| 著者 | ○Shingo Yamaguchi(Faculty of Engineering, Yamaguchi University), Kousuke Yamada(Graduate School of Science and Engineering, Yamaguchi University), Qi-Wei Ge(Faculty of Education, Yamaguchi University), Minoru Tanaka(Faculty of Engineering, Yamaguchi University) |
| pages | pp. 631 - 636 |
| keywords | program nets, dead, computation complexity, NP-complete |
| abstract | This paper discusses a new property, named dead, of program nets. We first give the definitions of dead and dead problem. Next we classify program nets into four classes. Then for each class, we discuss a method of solving dead problem and its computation complexity. Our results are as follows: (i) Acyclic SWITCH-less nets are not partially dead; (ii) For SWITCH-less nets, dead problem can be solved in polynomial time; (iii) For acyclic nets and general nets, dead problem is intractable. |
| 題名 | Edge-Connectivity Augmentation for Specified Vertices of a Graph with Upper Bounds on Vertex-Degree Increase |
| 著者 | ○間島 利也(広島国際大学), 田岡 智志, 渡邉 敏正(広島大学) |
| pages | pp. 637 - 642 |
| keywords | connectivity augmentation, edge-connectivity, edge-splitting, linear time algorithms |
| abstract | The $k$-edge-connectivity augmentation problem for a specified set of vertices of a graph with degree constraints, $k$ECA-SV-DC, is defined as follows: ``Given an undirected multigraph $G=(V,E)$, a specified set of vertices $S\subseteq V$ and a function $g: V\to Z^+\cup\{\infty\}$, find a smallest set $E'$ of edges such that $(V,E\cup E')$ has at least $k$ edge-disjoint paths between any pair of vertices in $S$ and such that, for any $v\in V$, $E'$ includes at most $g(v)$ edges incident to $v$, where $Z^+$ is the set of nonnegative integers.''This paper first shows polynomial time solvability of $k$ECA-SV-DC and then gives a linear time algorithm for $2$ECA-SV-DC. |
| 題名 | Experimental Evaluation of Maximum-Supply Partitioning Algorithms for Demand-Supply Graphs |
| 著者 | Kazuya Watanabe, ○Satoshi Taoka, Toshimasa Watanabe(Graduate School of Engineering, Hiroshima University) |
| pages | pp. 643 - 648 |
| keywords | partitioning problems, heuristic algorithms, optimal algorithms |
| abstract | Let $G=(V_d\cup V_s,E)$ be an undirected graph with a vertex set $V_d\cup V_s$ and an (undirected) edge set $E$, where the vertex set is partitioned into two subsets, a demand vertex set $V_d$ and a supply vertex set $V_s$. We assume that $V_d\not =\emptyset$ and $V_s\not =\emptyset$ in this paper. Each demand or supply vertex $v$ has a positive real number $d(v)$ or $s(v)$, called the demand or supply of $v$, respectively. For any subset $V'\subseteq V_d\cup V_s$, the demand of $V'$ is defined by $d(V')=\sum_{v\in V'\cap V_d}d(v)$ if $V'\cap V_s\not =\emptyset$ or $d(V')=0$ if $V'\cap V_s=\emptyset$. Any partition $\pi =\{V_1, \cdots, V_p\}$ $(p\geq 1)$ of $V_d\cup V_s$ such that $|V_k\cap V_s|\leq 1$, the induced subgraph $G[V_k]$ of $G$ is connected, and if $|V_k\cap V_s|\leq \{u_k\}$ then $d(V_k)\leq s(u_k)$, for any $k-1\leq k\leq p$ is called a feasible partition of $G$. The demand $d(\pi)$ of $\pi$ is defined by $d(\pi)=\sum_{1\leq k\leq p}d(V_k)$. The ``Maximum-Supply Partitioning Problem ({\bf MSPP})'' is to find a feasible partition $\pi$ of $G$ such that $d(\pi)$ is maximum among all feasible partitions of $G$. We implemented not only existing algorithms for obtainity heuristic or optimum solutions to MSPP but also those that are corrected or improved from existing ones. In this paper we show comparison of their capability based on computational experiments. |
| 題名 | デマンドバスと固定路線バス併用時の時間的利便性の評価 |
| 著者 | ○鳥居 健太郎, 愛須 英之(（株）東芝研究開発センターシステム技術ラボラトリー) |
| pages | pp. 649 - 654 |
| keywords | デマンドバス, スケジューリング, Dial-a-Ride |
| abstract | 利用者からの利用要求に応じて運行経路を決定する乗り合い送迎サービスであるデマンドバスシステムについて、格子状に設定した道路ネットワーク上で、利用者がデマンドバスを利用した場合と、道路ネットワーク内に設定した固定路線バスもしくは徒歩で移動した場合との時間的利便性の比較を行い、利用者にとってのデマンドバスシステムの利便性を評価する。さらに、固定路線バスとデマンドバスの車両台数の合計が一定のもとで、固定路線バスとデマンドバスの車両台数を変化させ、利用者が両方の移動手段を利用可能な状況において提供される送迎サー-ビスの時間的利便性の評価を行う |